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1. 项目概述：为什么我们需要精细控制FPGA的启动时序？

在嵌入式系统，尤其是多芯片协同工作的复杂板卡设计中，我们常常会遇到一个看似基础却影响深远的问题：如何让系统中的各个“大脑”按我们期望的顺序醒来并开始工作？你可能会立刻想到电源管理芯片（PMIC）控制的电源上电顺序，这确实是解决“物理供电”时序的黄金标准。但今天我们要深入探讨的，是电源稳定之后，芯片逻辑功能“就绪”的时序控制，特别是针对现场可编程门阵列（FPGA）。

想象这样一个典型的场景：你设计了一块基于PCI/PCIe接口的插卡，板卡核心是一颗x86或ARM架构的CPU（或模块，如ETX）和一颗FPGA。为了节省成本、增加灵活性或实现特定接口，PCI/PCIe的物理层和链路层协议很可能由这颗FPGA来实现。系统上电后，主板（Host）的CPU会尝试通过PCI总线枚举并初始化你的板卡。如果此时FPGA还在慢悠悠地进行配置和内部初始化，没有准备好响应PCI配置空间的访问，那么主板CPU的访问就会超时失败，轻则导致板卡初始化延迟，重则让系统误认为设备不存在，直接导致板卡无法识别。

这个问题的传统解法确实是让FPGA先上电，等它配置完成后再给CPU上电。但这需要更复杂的电源树设计和PMIC配置，增加了硬件成本和布板难度。另一种更“优雅”的思路是，我们能否深入FPGA内部，摸清它从上电到就绪的每一个环节，并从中找到可以“调速”的旋钮，从而在不改变硬件供电顺序的前提下，精确控制FPGA的“就绪”时刻，使其与系统其他部分（如CPU）的启动需求完美同步？这正是本次分享的核心——通过FPGA自身的可配置特性，来主动管理其上电、配置及初始化时间。

2. FPGA启动流程深度拆解：从复位到就绪的三部曲

要控制时间，首先必须彻底理解过程。以Altera（现Intel® FPGA）器件的主动串行（AS）配置模式为例，一颗FPGA从冷启动到用户逻辑开始运行，需要经历三个严谨的、顺序执行的阶段：复位（Reset）、配置（Configuration）和初始化（Initialization）。而在配置阶段开始前，还有一个常被忽略但至关重要的“上电复位”（Power-On Reset， POR）过程。

2.1 POR阶段：一切开始的“发令枪”

POR是FPGA内部电路在电源电压达到稳定、可靠的阈值后，发起的一个自我清洁和准备过程。你可以把它理解为芯片的“开机自检”和“内存清零”。在这个阶段，FPGA内部所有的配置存储器（CRAM）被复位，所有的I/O引脚被置于高阻态，整个芯片处于一个确定、安全的初始状态。

关键可控参数：POR延迟时间这是我们的第一个时间控制点。Altera FPGA通常提供一个名为PORSEL的专用引脚。这个引脚的状态直接决定了POR过程的持续时间：

• PORSEL引脚接高电平（VCCIO）：POR时间较短，典型值约为12毫秒（ms）。这是为了在电源快速稳定且系统要求快速启动的场景下使用。
• PORSEL引脚接低电平（GND）：POR时间较长，典型值约为100毫秒（ms）。这适用于电源上升沿较缓、噪声较大，或者需要等待系统中其他更慢的电源完全稳定的场景。

实操心得：不要想当然地认为短POR一定好。如果你的板卡电源纹波较大，或者FPGA的供电电源（如VCCINT、VCCIO）来自一个启动较慢的LDO或开关电源，使用较短的12ms POR可能导致FPGA在电源未完全稳定前就结束POR，从而进入不可预测的状态。我曾在一次设计中，因追求启动速度将PORSEL置高，结果在低温环境下出现了约5%的配置失败率。后来将PORSEL接地，延长POR等待时间后，问题彻底消失。所以，选择POR时间首要考虑的是电源质量，其次才是速度。

2.2 配置阶段：比特流的“灌入”过程

POR结束后，FPGA释放其nCONFIG引脚（由外部上拉电阻拉高），标志着配置阶段的正式开始。在AS模式下，FPGA作为控制器，主动向串行配置器件（如EPCS、EPCQ）发起读操作，将存储在内的配置比特流（Bitstream）数据“搬运”到内部的配置RAM中。

核心时间影响因素：配置时钟DCLK这是影响配置阶段耗时最主要的因素。FPGA通过DCLK引脚向配置芯片提供时钟，数据在DCLK的同步下通过DATA引脚输入。

• 标准AS模式：DCLK频率最高为20 MHz。这是最通用的模式，所有AS配置芯片都支持。
• 快速AS模式（Fast AS）：DCLK频率最高可达40 MHz。但请注意，此模式需要配置芯片的支持。通常只有容量较大、型号较新的芯片（如EPCS16及以上容量，或EPCQ全系列）才支持Fast AS模式。

配置时间（T_config）可以粗略估算为：T_config ≈ (Bitstream文件大小) / (数据线宽度 × DCLK频率)在AS模式下，数据线宽为1-bit（串行）。因此，将一个10 Mbit（约1.25 MB）的配置文件载入，在20 MHz时钟下至少需要10e6 bits / (1 bit × 20e6 Hz) = 0.5秒。如果切换到40 MHz Fast AS模式，理论时间可缩短至0.25秒。对于逻辑规模庞大的设计，这个时间的节省是相当可观的。

注意事项：启用Fast AS模式并非只是在Quartus设置里打个勾那么简单。首先，你必须确认硬件上使用的配置芯片型号支持40 MHz操作。其次，需要检查PCB布局，确保DCLK走线质量良好，避免因信号完整性问题在高速时钟下导致数据读取错误。我曾遇到过因DCLK走线过长且靠近噪声源，在启用Fast AS后配置成功率下降的情况。解决方法是在配置芯片的CLK输入引脚串联一个小电阻（如22欧姆）以阻尼反射，并确保有完整的地平面作为回流路径。

2.3 初始化阶段：逻辑的“最后准备”

当最后一比特配置数据被锁存，FPGA会释放CONFIG_DONE引脚（由外部上拉电阻拉高）。FPGA检测到CONFIG_DONE为高后，便进入初始化阶段。这个阶段不再是加载数据，而是FPGA内部根据已加载的比特流，执行一系列关键操作：

1. 清除内部的复位网络。
2. 启动内部锁相环（PLL）并等待其锁定（如果设计中使用了PLL）。
3. 释放全局复位（dev_clrn）和全局使能（dev_oe）。
4. 将I/O引脚从高阻态切换到用户设计所定义的功能状态（输入、输出等）。
5. 最后，释放INIT_DONE信号（如果使能该引脚），并开始执行用户逻辑。

初始化时钟源的选择与控制这是控制初始化时间最灵活、也最关键的环节。FPGA初始化需要一个时钟来驱动其内部状态机的跳转。默认情况下，FPGA使用一个内部的、由配置时钟源分频得到的约10 MHz时钟（具体频率因器件系列而异）。初始化所需的时钟周期数是固定的。

如何主动控制？Altera FPGA提供了一个名为CLKUSR的用户启动时钟引脚。通过在Quartus Prime软件中使能“Enable user-supplied start-up clock (CLKUSR)”选项（路径：Assignments -> Device -> Device and Pin Options -> General），FPGA在初始化阶段将忽略内部时钟，转而使用从CLKUSR引脚输入的外部时钟。

这个功能的常见用途是延迟FPGA的启动完成，例如等待系统中某个更慢的时钟或电源稳定。但反过来，我们也可以用它来加速初始化过程。

时间计算对比：

• 默认模式（内部时钟）：官方数据手册通常不会直接给出所需的周期数，而是给出一个时间范围。例如，在某个系列的手册中，tCD2UM（CONFIG_DONE高到用户模式开始的时间）参数最小值可能是20 µs。假设内部时钟为10 MHz，那么可以推断至少需要20 µs * 10 MHz = 200个时钟周期。
• 用户时钟模式（CLKUSR）：该模式下的初始化时间公式非常明确：t_{STARTUP} = t_{CD2CU} + (299 × t_{CLKUSR})
  • t_{CD2CU}：从CONFIG_DONE变高到FPGA开始采样CLKUSR时钟的延迟。AS模式下典型值为100 ns。
  • 299：固定的初始化时钟周期数。
  • t_{CLKUSR}：CLKUSR引脚上时钟的周期。

如果我们为CLKUSR提供一个100 MHz的时钟（t_{CLKUSR} = 10 ns），那么总初始化时间为：100 ns + 299 × 10 ns = 3090 ns ≈ 3.1 µs这相比默认模式的20 µs，缩短了超过80%的时间！

核心避坑指南：使用CLKUSR加速初始化时，必须确保在CONFIG_DONE信号变高之前，CLKUSR时钟就已经稳定且正在运行。如果CLKUSR时钟在初始化开始后才出现或不稳定，FPGA将卡在初始化状态无法进入用户模式。一种稳健的设计是，使用一个由板载晶振产生的、始终有效的时钟连接到CLKUSR。同时，在Quartus的“Start-up Clock”设置中，选择“CLKUSR”而非“Internal Clock”。

3. 系统级时序设计与协同启动方案

掌握了FPGA各个阶段的“调速”方法后，我们需要将其融入整个系统的启动时序设计中。目标是在不改变主电源上电顺序的前提下，让CPU和FPGA的功能启动顺序符合系统要求。

3.1 时序分析与关键信号监测

首先，我们需要量化整个启动链路的时间。假设一个典型场景：

1. t0: 板卡所有电源达到稳定。
2. t1: FPGA POR结束（nCONFIG被释放变高）。由PORSEL引脚决定，假设为12ms。
3. t2: FPGA配置完成（CONFIG_DONE变高）。由比特流大小和DCLK频率决定，假设为300ms（标准AS模式）。
4. t3: FPGA初始化完成，进入用户模式（用户逻辑开始运行，PCIe链路开始训练）。由初始化时钟决定，假设使用CLKUSR加速后为5µs。
5. t4: CPU启动完成，开始执行BIOS/UEFI代码，尝试枚举PCI设备。

我们需要确保t3 < t4。更理想的情况是，在CPU开始第一次PCI配置空间访问（比如在t4-10ms时）之前，FPGA的PCIe硬核IP已经完成初始化并能够正确响应。

为了精确调试和验证，建议在硬件设计阶段引出以下测试点：

• nSTATUS： FPGA状态引脚，低电平表示配置错误或正在复位。
• CONFIG_DONE： 配置完成标志，是配置阶段和初始化阶段的分界线。
• INIT_DONE： 初始化完成标志（需在Quartus中使能该引脚功能）。这是FPGA完全就绪的明确信号。
• nCONFIG： 重配置触发引脚，也可用于观察POR结束。

用示波器或多通道逻辑分析仪同时抓取这些信号和CPU的PCI复位信号（PERST#），可以清晰地看到整个时序关系，是调试启动问题不可或缺的手段。

3.2 利用CPU侧延迟为FPGA争取时间

如果经过上述优化后，FPGA的启动时间（t3）仍然略晚于CPU的首次访问时间（t4），我们还可以在CPU（或主机）侧采取一些“拖延”策略：

1. 利用PCIe复位信号（PERST#）：PERST#是PCIe插槽的全局复位信号。在主板规范中，PERST#的释放（变高）时间通常要求晚于电源稳定至少100ms。我们可以确保FPGA的nCONFIG或POR电路与PERST#信号进行“与”逻辑处理，使得FPGA只有在PERST#无效（高电平）且自身POR完成后才开始配置。这相当于用主板的复位时序为我们做了第一道保障。
2. 配置CPU/BIOS的PCI枚举延迟：在一些嵌入式CPU或可通过BIOS设置的主板上，可以调整PCI总线枚举前的等待时间。适当增加这个延迟，给FPGA更充裕的启动窗口。
3. 软件重试机制：在设备驱动或早期启动代码中，对FPGA所在的PCI配置空间进行多次、带延迟的重试访问，直到收到有效响应为止。这是一种纯软件的容错方案。

3.3 反向应用：如何故意延迟FPGA启动？

有些应用场景需要故意让FPGA晚一点启动。例如：

• 依赖外部时钟：FPGA的用户逻辑需要一个由另一片芯片提供的、启动较慢的精密时钟。在时钟稳定前，需要FPGA保持在初始化状态。
• 多FPGA同步启动：在多板卡或大型阵列中，需要所有FPGA精确同步进入用户模式。

此时，我们可以反向利用上述机制：

• 延长POR时间：将PORSEL接地，使用100ms的POR延迟。
• 降低配置速率：在Quartus中强制使用标准AS模式（20MHz），甚至可以通过在DCLK线上增加RC延迟电路来进一步降低实际配置时钟频率。
• 使用CLKUSR进行精确延迟：这是最精确的方法。使能CLKUSR后，连接一个极低的时钟（如32.768 kHz）。由于需要299个周期，初始化时间将被拉长至约299 / 32768 Hz ≈ 9.1 ms。你可以通过一个可编程的时钟发生器来动态控制这个延迟。

4. 实战案例：PCIe采集卡启动时序优化全记录

我曾主导设计一款高速PCIe数据采集卡，主芯片是Intel Arria 10 FPGA和一颗ARM Cortex-A9作为管理CPU。FPGA负责实现PCIe Gen3 x4端点逻辑和高速ADC接口，ARM CPU负责板卡管理。最初的原型机存在一个致命问题：在约30%的冷启动中，主机无法识别到PCIe设备。

问题排查过程：

1. 初步判断：怀疑是电源时序问题。但测量所有电源轨（1.0V, 1.8V, 2.5V, 3.3V）的上升时间和顺序，均符合数据手册要求，且PERST#信号在电源稳定后100ms才释放，时序宽松。
2. 信号探测：使用逻辑分析仪抓取FPGA的nSTATUS,CONFIG_DONE,INIT_DONE以及PCIe的REFCLK和PERST#信号。发现一个规律：在启动失败的案例中，CONFIG_DONE信号变高（配置完成）的时刻，非常接近主机侧首次观察到PCIe链路训练尝试（通过LTSSM状态推断）的时刻。而INIT_DONE信号在CONFIG_DONE之后约15µs才变高。
3. 根因分析：FPGA的配置阶段（到CONFIG_DONE）约280ms。初始化阶段，我们使用了默认的内部时钟，耗时约15µs。问题就出在这15µs里。当主机在FPGA配置刚完成就发起链路训练时，FPGA的PCIe硬核IP可能还处于初始化过程的最后几步，尚未完全就绪，导致对训练序列的响应异常，进而使主机侧链路训练失败。
4. 解决方案：我们决定加速初始化阶段，让FPGA更快地完全就绪。
   • 第一步：在Quartus中使能“Enable user-supplied start-up clock (CLKUSR)”。
   • 第二步：硬件上，将板载的100 MHz系统时钟（供给FPGA全局时钟网络）通过一个缓冲器，也连接到CLKUSR引脚。该时钟在电源稳定后即由晶振产生，稳定可靠。
   • 第三步：重新编译工程并烧录。
5. 效果验证：再次测量，CONFIG_DONE到INIT_DONE的时间从15µs缩短到了约3.1µs。INIT_DONE的上升沿现在明确地早于主机侧首次链路训练活动。经过连续500次冷启动测试，PCIe设备识别成功率达到100%。

总结的要点：

• CONFIG_DONE不代表FPGA已就绪，INIT_DONE才是。
• 对于包含高速串行接口（如PCIe， Ethernet）的FPGA设计，初始化阶段的耗时可能成为系统协同启动的瓶颈。
• 使用CLKUSR并提供一个高速时钟，是缩短初始化时间最直接有效的方法。其带来的时间收益（从数十微秒到数微秒）对于主机总线枚举的苛刻时间窗口而言，往往是决定性的。

5. 常见问题与深度排查指南

在实际工程中，控制FPGA启动时序会遇到各种问题。下面将一些典型问题及排查思路整理成表，方便快速对照。

一个高级技巧：利用INIT_DONE驱动系统协同INIT_DONE是一个强大的同步信号。你可以将它连接到板上CPU的GPIO或复位管理芯片的使能引脚。这样，CPU可以明确感知到FPGA何时完全就绪。例如，可以让CPU一直保持在硬件复位状态，直到检测到INIT_DONE变高后才释放复位，从而完美保证CPU开始运行软件时，FPGA已经100%准备就绪。这种硬件级的同步是最为可靠的。

控制FPGA的启动时序，远不止是设置几个引脚那么简单。它要求工程师深入理解FPGA内部的启动状态机，并具备系统级的时序观。从POR时间的谨慎选择，到配置时钟的优化，再到利用CLKUSR对初始化阶段进行精确的“微操”，每一步都需要结合具体的电源环境、硬件布局和系统需求来权衡。通过本文梳理的方法论和实战案例，希望你能在下次面对复杂的多芯片启动协同问题时，能够有条不紊地定位瓶颈，并拿出行之有效的优化方案。记住，最可靠的时序控制，往往来自于对每一个细节的深刻理解和对关键信号的亲手测量。