企业官网建设流程全解析

0、AMD EPYC处理器 vs Intel Ladefield处理器。

----AMD的EPYC处理器，众所周知采用Chiplet的技术，把6个16Core的计算die通过IO die封装在一起。

----Intel的Ladefield处理器，把10nm的计算die和Memory封装在一起。其中的10nm计算die使用ubump方式扣在下面的22nm Chipset板上，而Pop Memory则通过引线的方式连接到标准的IC封装基板上。//相对AMD来说，完成了CPU+Memory的合封。但是其采用的封装工艺，有点落后和丑陋，特别是那个飞线的引线键合属于古董级的技术。但要和AMD竞争嘛，你AMD把CPU的多核通过chiplet合封，我就把CPU和Memory合封。

1、苹果手机的移动处理器：

----苹果手机的移动处理器，处理器本身是SoC，但在封装的时候把处理器和DRAM合封了！这一点和上图Intel Ladefield处理器是相似的！

----但这里的封装技术采用的是Info-PoP封装，使用的是硅通孔方式连接上面的DRAM，比采用飞线键合的方式要先进。

----再次确认，从2016年苹果iPhone7的A10处理器开始就是采用这样一个InFO的封装技术。

----而其中的Logic本身，则是一个完整的SoC，而不是向AMD EPYC那种相对细粒度的逻辑的Chiplet。

----这个图进一步剖析了Apple A10~A14的处理器SoC内部配置。

----这个图进一步展示了Apple A10~A14的处理器SoC的晶体管规模，从40亿增长到了120亿。

----不过注意，Apple的面向桌面的处理器M2系列中的最高端的M2 Ultra则使用了Chiplet技术进行逻辑拆解和组合。这里暂不展开仅做此提示备忘。

----这个图展示了先进工艺上的芯片设计成本！28nm时的7000万美金，5nm时需要5.4亿美金。3nm时需要超过10亿美金。但对于苹果A15-A18，仍然是采用先进工艺这样一条线路。

3、细粒度的Logic Split拆分并使用Bumpless的CoW，还是一个停留在纸面的技术。

----如题，AMD的EYPC处理器，目前是IO*1+Logic*6的Chiplet技术，大体上是上图(a)中的方式，其中Logic的Partition是相当粗颗粒的，后面的Chiplets集成是解耦的。

----上图(b)中的方式，将一个Logic拆分为更细的Logic并进行Bumpless的前端集成(Frontend Chiplets Integration, Bumpless CoW)，目前还停留在纸面上。

4、参考资料：

上述Fig11.20~Fig11.24来自于John H. Lau <Semiconductor Advanced Packaging>，内容系统且权威。另一幅图来源见图中的URL链接。

<<<<<<<<完>>>>>>>>

摘要：本文对比分析了AMD EPYC、Intel Ladefield和苹果移动处理器的封装技术差异：AMD采用Chiplet技术将多计算核心与IO die集成；Intel则通过传统引线键合实现CPU与内存合封，技术相对落后；苹果自A10处理器起采用先进的InFO-PoP封装技术，通过硅通孔实现处理器与DRAM的高密度集成，但M2 Ultra仍回归Chiplet设计。