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用FPGA和Verilog手搓NTSC/PAL同步信号：一个复古视频信号生成器的完整实现

在数字视频技术高度发达的今天，复古视频设备依然有着独特的魅力。无论是修复老式CRT显示器，还是为怀旧游戏机开发视频输出模块，精确生成NTSC/PAL同步信号都是关键的第一步。本文将带你从零开始，用FPGA和Verilog实现一个完整的同步信号生成器，无需依赖专用视频编码芯片。

1. NTSC与PAL制式基础解析

NTSC和PAL是两种广泛使用的模拟电视标准，理解它们的核心参数是设计同步信号生成器的前提。

NTSC主要参数：

• 帧率：29.97fps（常简化为30fps）
• 每帧行数：525
• 水平频率：15.734kHz
• 色彩副载波：3.58MHz
• 主要使用地区：北美、日本等

PAL主要参数：

• 帧率：25fps
• 每帧行数：625
• 水平频率：15.625kHz
• 色彩副载波：4.43MHz
• 主要使用地区：欧洲、中国等

两种制式的时序参数对比：

2. 同步信号生成原理

复合视频信号中的同步信号由水平同步和垂直同步组合而成，需要精确控制脉冲的时序和宽度。

2.1 水平同步信号

水平同步信号标记每一行的开始，其典型结构包括：

1. 前沿消隐（Front Porch）
2. 同步脉冲（Sync Pulse）
3. 后沿消隐（Back Porch）

// 水平同步信号生成示例 always @(posedge clk_27m or negedge rst_n) begin if(!rst_n) begin h_sync <= 1'b1; h_counter <= 0; end else begin if(h_counter == H_TOTAL-1) begin h_counter <= 0; end else begin h_counter <= h_counter + 1; end // 同步脉冲期间输出低电平 if(h_counter < HS_WIDTH) begin h_sync <= 1'b0; end else begin h_sync <= 1'b1; end end end

2.2 垂直同步信号

垂直同步信号更为复杂，包含：

• 前均衡脉冲（6个）
• 垂直同步脉冲（6个锯齿波）
• 后均衡脉冲（6个）

// 垂直同步信号状态机 parameter IDLE = 0, PRE_EQ = 1, VSYNC = 2, POST_EQ = 3; always @(posedge clk_27m or negedge rst_n) begin if(!rst_n) begin v_state <= IDLE; v_counter <= 0; end else if(h_counter == H_TOTAL-1) begin case(v_state) IDLE: begin if(v_counter == V_SYNC_START) begin v_state <= PRE_EQ; v_counter <= 0; end else begin v_counter <= v_counter + 1; end end PRE_EQ: begin if(v_counter == 5) begin v_state <= VSYNC; v_counter <= 0; end else begin v_counter <= v_counter + 1; end end // 其他状态类似... endcase end end

3. FPGA实现细节

3.1 时钟设计

使用27MHz时钟作为基础时钟，这是NTSC和PAL制式的公倍数：

• NTSC：27MHz/1716 ≈ 15.734kHz（实际行频）
• PAL：27MHz/1728 ≈ 15.625kHz（实际行频）

// 时钟分频模块 module clock_divider( input clk_100m, output reg clk_27m ); reg [1:0] counter; always @(posedge clk_100m) begin if(counter == 3) begin counter <= 0; clk_27m <= ~clk_27m; end else begin counter <= counter + 1; end end endmodule

3.2 同步信号合成

将水平和垂直同步信号合成为复合同步信号：

assign composite_sync = h_sync & v_sync;

注意：实际电路中可能需要添加缓冲器来增强驱动能力

3.3 视频DAC接口

使用ADV7123等视频DAC将数字信号转换为模拟信号：

module dac_interface( input clk_27m, input [7:0] red, input [7:0] green, input [7:0] blue, input blank, input sync, output [9:0] dac_r, output [9:0] dac_g, output [9:0] dac_b, output dac_blank, output dac_sync ); // 数据对齐寄存器 reg [7:0] red_r, green_r, blue_r; reg blank_r, sync_r; always @(posedge clk_27m) begin red_r <= red; green_r <= green; blue_r <= blue; blank_r <= blank; sync_r <= sync; end // 输出到DAC assign dac_r = {red_r, 2'b00}; assign dac_g = {green_r, 2'b00}; assign dac_b = {blue_r, 2'b00}; assign dac_blank = blank_r; assign dac_sync = sync_r; endmodule

4. 调试与验证

4.1 仿真验证

使用ModelSim等工具进行时序仿真：

initial begin // 初始化 rst_n = 0; clk_27m = 0; #100 rst_n = 1; // 运行足够长时间观察多个帧 #1000000 $finish; end // 时钟生成 always #18.519 clk_27m = ~clk_27m; // 27MHz周期≈37.037ns，半周期≈18.519ns

4.2 实际测量

使用示波器观察关键信号：

1. 复合同步信号波形
2. 水平同步脉冲宽度
3. 垂直同步脉冲序列

常见问题排查：

5. 进阶优化

5.1 动态制式切换

通过FPGA的配置接口实现NTSC/PAL动态切换：

reg ntsc_mode; // 1=NTSC, 0=PAL always @(*) begin if(ntsc_mode) begin H_TOTAL = 1716; V_TOTAL = 525; // 其他NTSC参数... end else begin H_TOTAL = 1728; V_TOTAL = 625; // 其他PAL参数... end end

5.2 测试图案生成

添加简单的测试图案生成功能，便于调试：

// 彩条测试图案生成 always @(posedge clk_27m) begin if(de) begin // 只在有效显示区域生成图案 case(h_counter[9:7]) // 每1/8屏幕宽度一种颜色 3'b000: {r,g,b} = 8'hFF_00_00; // 红 3'b001: {r,g,b} = 8'h00_FF_00; // 绿 3'b010: {r,g,b} = 8'h00_00_FF; // 蓝 // 其他颜色... endcase end else begin {r,g,b} = 8'h00_00_00; // 消隐区黑色 end end

5.3 低抖动设计

为获得更稳定的图像，需注意：

• 使用PLL生成精确的27MHz时钟
• 同步信号与像素时钟严格对齐
• 避免组合逻辑产生的毛刺

// 使用PLL实例（Xilinx FPGA示例） pll_27m pll_inst( .clk_in(clk_100m), .clk_out(clk_27m), .locked(pll_locked) ); // 只有在PLL锁定时才使能电路 assign rst_n = external_rst_n & pll_locked;

在实现这个项目的过程中，最关键的挑战是精确控制同步信号的时序。通过示波器对比实际波形与标准参数的差异，经过多次调整后，我们最终实现了稳定的同步信号输出。对于想要进一步扩展功能的开发者，可以考虑添加SD卡接口来加载自定义测试图案，或者实现HDMI到模拟视频的转换功能。