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1. 项目概述

在嵌入式系统开发中，尤其是涉及图形处理、网络数据包缓冲或复杂算法运算时，片上存储资源（SRAM、Flash）常常捉襟见肘。这时，扩展外部大容量、高速存储器就成了提升系统性能的关键。然而，将一颗微控制器（MCU）与外部SDRAM或异步SRAM/PSRAM可靠地连接起来，远不止是“把线连上”那么简单。它涉及到精确的时序控制、复杂的信号复用、灵活的地址映射以及针对不同存储介质特性的深度优化。

Tiva™ TM4C1294系列微控制器内置的外部外设接口（EPI），正是为解决这一系列挑战而设计的强大硬件模块。它不是一个简单的并行总线，而是一个高度可配置、支持多种协议的多功能接口。今天，我们就来深入拆解EPI接口中最核心、也最复杂的两种工作模式：SDRAM同步动态存储器模式和主机总线（Host-Bus）异步接口模式。我会结合手册中的硬核细节和实际项目中的踩坑经验，带你从原理到配置，彻底搞懂如何让TM4C1294与外部存储器“畅快对话”。

2. EPI接口核心架构与模式选择

在深入细节之前，我们首先要理解EPI模块的设计哲学。它本质上是一个介于Cortex-M4内核与外部引脚之间的智能“翻译官”和“交通警察”。

2.1 EPI模块的角色与优势

传统的做法是使用通用GPIO模拟并行总线时序，这种方式软件开销极大，严重占用CPU资源，且最高速度受限。EPI模块则将这一切硬件化：

1. 地址/数据自动切换：在复用模式下，硬件自动在地址输出周期和数据输入/输出周期切换引脚功能，无需软件干预。
2. 时序波形自动生成：根据配置的等待周期、建立/保持时间，硬件自动产生符合存储器规格书要求的控制信号（如/CS, /WE, /OE, ALE等）。
3. 存储空间映射：将外部存储器映射到MCU的统一寻址空间（如0x6000.0000, 0x8000.0000等），开发者可以像访问内部SRAM一样，使用指针直接读写外部存储器，极大简化了编程模型。
4. 支持高性能协议：如SDRAM的自动刷新（Auto-Refresh）和突发（Burst）传输，PSRAM的配置寄存器访问和可变延迟等待。

选择EPI，意味着你将获得接近DMA的数据吞吐效率，同时保持软件开发的简洁性。

2.2 模式选择决策树

面对SDRAM、Host-Bus 8/16、FIFO等多种模式，该如何选择？这取决于你的外部设备类型和系统需求：

• 需要大容量、高带宽、成本敏感：首选SDRAM模式。它支持16位数据总线，容量可达512Mb，时钟频率高达60MHz，且支持突发读写，非常适合作为帧缓冲区或大数据缓冲区。但缺点是接口信号多（约20个），需要配置刷新逻辑，时序相对严格。
• 连接传统异步SRAM、NOR Flash或PSRAM：选择Host-Bus模式。它提供类似8051或早期ARM的异步总线接口，非常通用。根据设备数据宽度，可选择HB8（8位）或HB16（16位）子模式。其优势是接口简单，控制直观，但速度通常低于SDRAM。
• 需要地址与数据线分离以简化外围电路：在Host-Bus模式下选择ADNOMUX（非复用）模式。
• 需要节省引脚，连接高地址位设备：在Host-Bus模式下选择ADMUX（复用）模式，地址和数据共用一组引脚，通过ALE信号锁存地址。
• 连接多个外部设备：利用Host-Bus模式下的多片选（Dual/Quad Chip Select）功能，通过CSCFG和CSCFGEXT寄存器灵活配置，将不同设备映射到不同的地址空间。

一个重要的实操心得：在项目早期进行硬件选型时，务必仔细阅读目标存储器的数据手册，明确其接口类型（同步/异步、复用/非复用）、电压电平、驱动能力要求（如SDRAM要求8mA驱动）和时序参数。这将直接决定你EPI的配置参数，选错了后期软件几乎无法弥补。

3. SDRAM模式深度配置与实战

SDRAM模式是EPI的“高性能担当”，但其配置也最为繁琐。我们分步拆解。

3.1 硬件连接与引脚分配

根据手册中的Table 11-3，EPI与一颗16位、512Mb的SDRAM连接时，信号对应关系是明确的。这里有几个极易出错的细节：

1. 驱动强度设置：手册明确要求，连接SDRAM时，EPI相关信号必须配置为8mA驱动。这是在GPIO模块中设置的（通过GPIOx_DR8R寄存器）。如果驱动能力不足，在高速时钟下会导致信号边沿变缓，建立/保持时间不足，引发数据错误。
2. 地址线A12的特殊性：对于256Mb和512Mb的SDRAM，行地址线A12是必需的。在连接时，EPI0S12引脚需要同时连接到SDRAM的D12（数据线）和A12（地址线）。这意味着在PCB布线时，这个网络是一个“T型”连接点，需要特别注意阻抗控制，避免反射。
3. 空置引脚的处理：EPI0S20至EPI0S27在SDRAM模式下未使用。务必将这些引脚在软件中初始化为GPIO功能并设置为输入下拉或输出低电平，避免悬空引入噪声。也可以根据板级设计，将它们用作其他功能GPIO。

配置示例（基于TI的TivaWare库）：

// 假设使用EPI0模块，引脚配置在Port Q和Port R void EPIPinConfigSDRAM(void) { // 启用GPIO端口时钟 SysCtlPeripheralEnable(SYSCTL_PERIPH_GPIOQ); SysCtlPeripheralEnable(SYSCTL_PERIPH_GPIOR); // 等待外设就绪 while(!SysCtlPeripheralReady(SYSCTL_PERIPH_GPIOQ)); while(!SysCtlPeripheralReady(SYSCTL_PERIPH_GPIOR)); // 配置EPI信号引脚为8mA驱动 // 以Port Q的部分引脚为例 GPIOPadConfigSet(GPIO_PORTQ_BASE, GPIO_PIN_0 | GPIO_PIN_1 | GPIO_PIN_2, // EPI0S0, S1, S2... GPIO_STRENGTH_8MA, GPIO_PIN_TYPE_STD); // 将引脚配置为EPI功能 GPIOPinTypeEPI0S(GPIO_PORTQ_BASE, GPIO_PIN_0 | GPIO_PIN_1 | ...); GPIOPinTypeEPI0S(GPIO_PORTR_BASE, GPIO_PIN_0 | GPIO_PIN_1 | ...); // 假设EPI0S16在PortR // 特别注意：将未使用的EPI0S20-27配置为安全的GPIO状态 // 例如，配置为输出低电平 GPIOPinTypeGPIOOutput(GPIO_PORTX_BASE, GPIO_PIN_Y | ...); // 替换为实际端口和引脚 GPIOPinWrite(GPIO_PORTX_BASE, GPIO_PIN_Y | ..., 0); }

3.2 刷新周期（RFSH）计算：理论与误差处理

SDRAM需要定期刷新以保持数据，这是其“动态”特性的核心。EPI模块的RFSH寄存器字段决定了自动刷新（Auto-Refresh）命令的发送间隔。手册给出的公式是：RFSH = (tRefresh_us / number_rows) / ext_clock_period

• tRefresh_us：刷新周期，通常为64000 μs（64ms）。这是JEDEC标准。
• number_rows：SDRAM内部的行数。对于常见的256Mb/512Mb SDRAM，通常是4096行。
• ext_clock_period：外部EPI时钟周期（单位μs）。ext_clock_period = 1000 / EPI_Clock_MHz。

计算实例：假设系统主频SysClk = 50MHz，EPIBAUD寄存器COUNT0字段设为0（不分频），则EPI_Clock = 50MHz。ext_clock_period = 1000 / 50 = 20 ns = 0.02 μsRFSH = (64000 / 4096) / 0.02 = 15.625 / 0.02 = 781.25

关键点与避坑指南：

1. 向下取整原则：RFSH必须是一个小于或等于计算值的整数。手册默认值是750（0x2EE），它比781.25小，提供了约15μs的刷新间隔，留有安全余量。绝对不要使用大于计算值的数值，否则刷新不及时会导致数据丢失。
2. 时钟分频的影响：如果SysClk较高（如120MHz），而SDRAM最高只能跑60MHz，则必须通过EPIBAUD寄存器的COUNT0字段进行分频。例如，SysClk=120MHz，COUNT0=1（2分频），则EPI_Clock = 60MHz。此时ext_clock_period = 1000/60 ≈ 16.667 ns，需要重新计算RFSH。
3. 温度与电压的影响：工业级或车载应用环境温度变化大。高温下，SDRAM存储单元漏电加快，刷新需求更频繁。虽然JEDEC标准规定了64ms的刷新周期，但在极端环境下，可以考虑适当增大RFSH值（即缩短刷新间隔）以提升可靠性。这需要根据具体器件的规格书来决定。

3.3 总线速度与时钟配置

EPI SDRAM接口最高支持60MHz。配置时钟的核心是EPIBAUD寄存器的COUNT0字段。

• 当SysClk ≤ 60MHz时，COUNT0可设为0，EPI时钟与系统时钟同频。
• 当SysClk > 60MHz时，必须进行分频。例如SysClk = 120MHz，则COUNT0至少设为1（2分频），使EPI_Clock = 60MHz。

这里有一个隐藏的坑：EPIBAUD寄存器还有一个COUNT1字段，用于产生内部时钟。但在SDRAM模式下，我们主要关注COUNT0。配置时需确保最终产生的EPI时钟频率不超过SDRAM器件本身支持的最高频率（查阅其数据手册的-6、-7等速度等级）。

3.4 读写时序波形解析

手册中的图11-2至11-4清晰地展示了SDRAM的读、写周期。理解这些波形对于调试至关重要。

1. 非阻塞读周期（Non-Blocking Read）：

   • 激活命令（Activate）：首先发送行地址（Row）和RASn有效。
   • CAS延迟（tRCD & CL）：等待tRCD时间后，发送读命令（CASn有效）和列地址（Column）。数据会在CL（CAS Latency，图中为2）个时钟周期后出现在数据总线上。
   • 突发终止（Burst Terminate）：对于非固定长度的突发读，需要在倒数第二个数据周期发送突发终止命令。DQMH/DQML（数据掩码）在最后一个数据后失效，CSn在下一个时钟周期失效。
   • 应用场景：非阻塞读允许CPU在EPI执行长突发读取时去处理其他任务，提高系统效率。

2. 正常读周期（Normal Read）：

   • 与非阻塞读类似，但用于固定长度突发（如1或2个半字）。CSn在最后一个数据周期结束时直接失效，无需单独的突发终止命令。更简单，但灵活性稍差。

3. 写周期（Write Cycle）：

   • 关键区别在于地址提前。由于地址和数据线复用，在写命令周期，EPI输出的是列地址-1，而第一个数据字在下一个时钟周期才输出。DQMH/DQML在写命令周期为高（不写入），在数据周期才有效。
   • 为什么是列地址-1？这是为了给数据输出留出时间。在CLK上升沿，SDRAM同时锁存命令/地址和输入数据。如果写命令和第一个数据在同一周期发出，地址和数据会产生冲突。因此，EPI提前一个周期发出写命令和（列地址-1），然后在下一个周期，当地址总线切换到数据时，正好输出第一个数据（对应原始的列地址）。

调试技巧：当SDRAM读写不稳定时，首要工具是逻辑分析仪。抓取CLK、CSn、RASn、CASn、WEn和地址/数据总线波形，对照手册时序图和SDRAM器件数据手册，检查tRCD、tCAS、tRP等关键参数是否满足要求。EPI的时序主要由EPISDRAMCFG、EPISDRAMTIM等寄存器控制，调整其中的TRCD、TRP、TWR等字段可以微调时序。

4. 主机总线（Host-Bus）模式精讲

Host-Bus模式提供了极大的灵活性，用于连接各种异步设备。其核心在于对控制信号和地址/数据模式的配置。

4.1 控制引脚与工作模式

Host-Bus模式有三个核心控制信号：

• ALE (Address Latch Enable)：地址锁存使能。在地址/数据复用（ADMUX）模式下，ALE的上升沿/下降沿通知外部锁存器（如74HC573）锁存当前总线上的地址信息。
• WRn (Write Strobe)：写选通。有效时表示当前为写操作周期。
• RDn/OEn (Read Strobe / Output Enable)：读选通/输出使能。有效时表示当前为读操作周期，并启用外部设备的数据输出。

通过EPIHBnCFGn寄存器的RDHIGH、WRHIGH、ALEHIGH位，可以独立配置这些信号的有效电平（高有效或低有效），以匹配不同外围设备的要求。

模式选择（MODE字段）：

• 0x0: ADMUX (地址/数据复用)：地址和数据共用EPI0S[15:0]引脚。通过ALE信号分离。优点是极大节省引脚，适合连接地址线较多的设备。缺点是需要外部锁存器，增加了一个时钟周期的地址锁存时间。
• 0x1: ADNOMUX (非复用连续读)：地址和数据线独立。这是最直观的模式，时序简单。
• 0x2: ADNOMUX (非复用)：另一种非复用模式。
• 0x3: XFIFO：用于连接外部FIFO，ALE信号不被使用，取而代之的是FEMPTY和FFULL信号来控制数据流。

4.2 多片选（Chip Select）配置的艺术

这是Host-Bus模式最强大的功能之一，允许你用一个EPI接口连接多个外部设备。配置的核心是CSCFGEXT和CSCFG字段，它们共同决定了EPI0S30、EPI0S27、EPI0S26、EPI0S34、EPI0S33这些引脚的功能。

常见配置场景解析：

1. 单设备，复用模式：CSCFGEXT+CSCFG = 0x0。EPI0S30用作ALE，EPI0S29作为CSn（或使用GPIO另行控制）。这是最基础的配置。

2. 双设备，独立片选：CSCFGEXT+CSCFG = 0x2。EPI0S30作为CS0n，EPI0S27作为CS1n。如何区分访问哪个设备？这由EPIADDRMAP寄存器决定。

   • 场景A：两个设备相同，组成一个连续的存储空间。例如，两个16位SRAM，每个128MB，组成256MB空间。设置EPADR或ERADR为非零（定义地址范围），ECADR=0。此时，访问该地址范围时，EPI会根据最高位地址（MSB）自动选择CS0n（MSB=0）或CS1n（MSB=1）。这实现了简单的地址译码。
   • 场景B：两个不同的设备，映射到不同的地址空间。例如，CS0n接SRAM（映射到外设空间0xA000.0000），CS1n接NOR Flash（映射到代码空间0x6000.0000）。设置EPADR和ERADR分别定义这两个范围，ECADR=0。访问不同地址范围，对应的CSn自动有效。

3. 四设备（Quad Chip Select）：CSCFGEXT+CSCFG = 0x5。使用EPI0S30(CS0n),EPI0S27(CS1n),EPI0S34(CS2n),EPI0S33(CS3n)。此时，必须同时使能外设空间和存储器空间（EPADR=0x3,ERADR=0x3,ECADR=0x0）。四个片选固定映射到四个256MB的地址块：0x6000.0000(CS0),0x8000.0000(CS1),0xA000.0000(CS2),0xC000.0000(CS3)。

重要限制：多片选模式不允许混合使用HB8和HB16模式。所有连接到同一EPI接口、使用不同片选的设备，必须工作在相同的总线宽度下。

4.3 字节选择（Byte Select）与地址对齐

在HB16模式下，一个关键问题是：如何访问单个字节？16位设备的数据总线是D[15:0]。如果我们想只写高字节（D[15:8]）或低字节（D[7:0]）怎么办？

这就是BSEL（Byte Select）位的用途。当BSEL=1时，EPI会提供BSEL0n（对应低字节）和BSEL1n（对应高字节）两个信号。在读写周期，EPI根据访问的地址（奇地址或偶地址）自动使能相应的BSELn信号，从而实现对16位设备中的单个字节进行操作。

代价：BSEL0n和BSEL1n需要占用两个EPI引脚（通常是EPI0S24和EPI0S25或其复用引脚）。这直接导致可用的地址线减少2位，从而减半了可寻址的存��空间。例如，原本28位地址可访问512MB（2^28 * 2字节），启用字节选择后，地址线只剩26位，只能访问128MB（2^26 * 2字节）。

当BSEL=0时：没有字节选择信号。此时，所有访问都必须是16位对齐的（半字访问）。如果你用C语言写一个char（8位）到奇数地址，实际上会访问该奇数地址对应的偶数地址，并且高字节数据是未定义的。这会导致难以调试的数据错误。

编程规范建议：在HB16模式且BSEL=0的情况下，强烈建议在软件层面强制所有访问为16位或32位对齐。使用short int（16位）和long int（32位）类型进行数据定义和指针操作。编译器属性（如GCC的__attribute__((aligned(2)))）可以帮助确保数据结构对齐。

4.4 就绪信号（iRDY）与等待状态

对于速度较慢的设备，EPI需要插入等待周期。有两种方式：

1. 固定等待（Fixed Wait States）：通过EPIHBnCFGn中的WRWS和RDWS位域配置固定的时钟周期延迟。简单，但效率可能不高。
2. 可变等待（Variable Wait States）：通过iRDY（EPI0S32）引脚实现。当外部设备未准备好时，拉低iRDY信号，EPI会自动暂停总线周期，直到iRDY变高。这允许EPI以最高速访问不同速度的设备。

IRDYDLY位（在EPIHBnTIMEn寄存器中）控制iRDY采样的提前量（1,2,3个时钟周期），用于补偿iRDY信号路径上的延迟，确保建立时间满足要求。

连接多个设备到iRDY：如图11-6所示，可以将多个设备的WAIT（或RDY）引脚通过一个上拉电阻连接到EPI的iRDY引脚，实现“线或”逻辑。只要有一个设备未准备好，iRDY就被拉低。关键点：所有设备的WAIT信号极性必须相同，并通过IRDYINV位统一配置。

5. PSRAM支持与突发传输配置

PSRAM（伪静态RAM）结合了SRAM的接口简易性和DRAM的高密度低成本。EPI对其有专门的支持。

5.1 PSRAM配置寄存器（CR）读写

PSRAM内部有一个总线配置寄存器（CR），用于设置其工作模式（同步/异步、等待周期、突发长度等）。EPI通过EPIHBPSRAM寄存器和一个特殊的CRE（Configuration Register Enable）信号来读写PSRAM的CR。

操作流程：

1. 将目标配置值写入EPIHBPSRAM寄存器（21:0位）。
2. 在对应的EPIHB16CFGn寄存器中设置WRCRE（写CR）或RDCRE（读CR）位。
3. EPI硬件会自动产生一个特殊的访问周期，CRE信号有效，将EPIHBPSRAM中的数据写入PSRAM的CR，或从PSRAM的CR读出数据到EPIHBPSRAM。

致命警告：CR的读写操作只能在异步模式下进行（EPIHB16CFG中CLKGATE=0）。在同步模式下使能CRE会导致不可预知的行为。此外，在CR读写传输期间，不能有任何系统访问或非阻塞读活动。

5.2 同步与异步模式下的等待状态

PSRAM支持固定延迟和可变延迟（通过WAIT/iRDY引脚）两种模式。

• 固定延迟：通过配置PSRAM的CR[13:11]和EPI的WRWS/RDWS、WRWSM/RDWSM位来实现。Table 11-10给出了对应关系。例如，RDWS=0x1且RDWSM=1，对应4个时钟周期的读延迟。
• 可变延迟：为了获得最佳性能，通常使用iRDY信号。需要设置PSRAM的CR[8]=1，并使能EPI的RDYEN，并合理配置IRDYDLY。当PSRAM因内部刷新等原因需要等待时，会通过iRDY通知EPI插入等待周期，如图11-9所示。

PSRAM突发模式的特殊性：在突发（Burst）模式下，RDWS和WRWS定义的等待状态仅适用于突发中的第一个访问。后续的访问都是单周期操作。这与SDRAM的连续突发有所不同，配置时需特别注意。

6. 实战配置步骤与常见问题排查

6.1 SDRAM初始化流程

1. 引脚与时钟初始化：配置GPIO为EPI功能，设置8mA驱动。启用EPI模块时钟。
2. 模式与时钟配置：在EPICFG寄存器中设置MODE=0x01（SDRAM模式）。根据系统时钟配置EPIBAUD寄存器的COUNT0。
3. 时序参数配置：根据SDRAM数据手册，配置EPISDRAMCFG（CAS延迟、突发长度等）和EPISDRAMTIM（tRCD,tRP,tRC等时序参数）。
4. 刷新配置：根据公式计算并设置EPIRFSH寄存器。务必使用向下取整的保守值。
5. SDRAM初始化序列：这是一个标准流程，由EPI硬件自动或软件模拟完成： a. 上电后等待至少200μs（稳定期）。 b. 发送所有Bank预充电命令（Precharge All）。 c. 发送至少2个（通常8个）自动刷新命令（Auto Refresh）。 d. 设置模式寄存器（Mode Register Set, MRS），配置CAS延迟、突发类型和长度。 e. 使能自动刷新（通常通过配置SDRAM的扩展模式寄存器）。
6. 验证：编写测试代码，向SDRAM的特定地址模式（如0xAA55AA55）写入再读出，进行完整性测试。建议测试整个地址空间，可使用March C等内存测试算法。

6.2 Host-Bus模式初始化示例（连接16位异步SRAM）

void EPIHostBus16Init(void) { // 1. 启用EPI和GPIO时钟 SysCtlPeripheralEnable(SYSCTL_PERIPH_EPI0); SysCtlPeripheralEnable(SYSCTL_PERIPH_GPIOQ); SysCtlPeripheralEnable(SYSCTL_PERIPH_GPIOR); // ... 等待就绪 // 2. 配置引脚为EPI功能，驱动强度根据SRAM要求设置（通常4mA或8mA） GPIOPadConfigSet(GPIO_PORTQ_BASE, GPIO_PIN_0 | ... , GPIO_STRENGTH_8MA, GPIO_PIN_TYPE_STD); GPIOPinTypeEPI0S(GPIO_PORTQ_BASE, GPIO_PIN_0 | ...); // ... 配置所有用到的引脚 // 3. 禁用EPI以便配置 EPIDisable(EPI0_BASE); // 4. 配置EPI为Host-Bus 16位非复用模式 EPIConfigHB16Set(EPI0_BASE, EPI_HB16_MODE_ADNOMUX, // 非复用模式 EPI_HB16_CSCFG_CS, // 使用CSn，不使用ALE 0, // CSCFGEXT = 0 0, // 写等待状态 0, // 读等待状态 false); // 不启用字节选择(BSEL=0) // 5. 配置地址映射：将外部SRAM映射到0x6000.0000开始的128MB空间 EPIAddressMapSet(EPI0_BASE, EPI_ADDR_RAM_SIZE_128MB | EPI_ADDR_RAM_BASE_0); // 6. 配置控制信号极性（假设SRAM为低有效） uint32_t ui32CFG = EPIHB16ConfigGet(EPI0_BASE); ui32CFG &= ~(EPI_HB16CFG_RDHIGH | EPI_HB16CFG_WRHIGH); // RDn, WRn低有效 ui32CFG |= EPI_HB16CFG_CSHIGH; // CSn高有效（根据SRAM手册调整） EPIHB16ConfigSet(EPI0_BASE, ui32CFG); // 7. 使能EPI模块 EPIEnable(EPI0_BASE); } // 使用示例：访问外部SRAM uint16_t *pExtSRAM = (uint16_t *)0x60000000; pExtSRAM[0] = 0x1234; // 写入 uint16_t val = pExtSRAM[0]; // 读出

6.3 常见问题与排查技巧

1. 问题：SDRAM数据读写不稳定，随机错误。

   • 检查1：电源与去耦。SDRAM对电源噪声非常敏感。确保电源干净，在每个VDD/VSS引脚附近放置0.1μF和10μF的去耦电容。
   • 检查2：时序参数。用逻辑分析仪测量tRCD、CL、tRP等关键时序，与SDRAM数据手册和EPI配置对比。适当增加EPISDRAMTIM中的等待周期。
   • 检查3：刷新配置。重新计算RFSH值，确保其足够小。尝试减小RFSH值（提高刷新频率）看问题是否改善。
   • 检查4：PCB布线。检查地址/数据/控制线的长度匹配、终端电阻（如果有时钟频率较高）。确保时钟线远离噪声源。

2. 问题：Host-Bus模式访问外部设备无响应或数据全为0xFF/0x00。

   • 检查1：片选信号CSn。用示波器或逻辑分析仪确认在访问期间CSn信号是否有效（拉低或拉高，取决于配置）。如果没有，检查地址映射EPIADDRMAP配置是否正确。
   • 检查2：控制信号极性。确认RDn、WRn、ALE的极性配置（RDHIGH,WRHIGH,ALEHIGH）是否与外部设备要求一致。这是最常见的配置错误。
   • 检查3：等待状态。如果设备较慢，增加WRWS和RDWS的值，或检查iRDY引脚连接和配置。
   • 检查4：字节序与对齐。在HB16模式下，如果BSEL=0，确保软件访问是16位对齐的。检查编译器的字节序设置（TM4C为小端模式）。

3. 问题：同时使用多个片选时，某个设备无法访问。

   • 检查1：CSCFGEXT和CSCFG编码。对照Table 11-4，确认编码值是否与你的硬件连接（哪些引脚用作CS0n、CS1n等）完全匹配。
   • 检查2：地址空间冲突。确保通过EPIADDRMAP为每个片选分配的地址范围没有重叠，且与EPI_HB16CFG中配置的地址位宽相匹配。
   • 检查3：CSBAUD位。如果多个片选对应的设备需要不同的时钟频率或等待状态，必须设置CSBAUD=1，并分别配置EPIHBnCFG、EPIHBnCFG2等寄存器。如果CSBAUD=0，则所有片选使用EPIHBnCFG的配置。

4. 问题：系统运行一段时间后，访问外部存储器死机。

   • 检查：看门狗或中断干扰。长时间的外部存储器突发传输（尤其是DMA）可能阻塞总线，导致看门狗超时。确保在长传输期间喂狗，或调整看门狗超时时间。高优先级中断打断EPI访问也可能导致时序错乱，考虑在关键EPI操作区禁用中断。

调试EPI接口，逻辑分析仪是必不可少的工具。不仅要抓取波形，更要学会设置触发条件，例如在特定的地址访问或数据模式时触发，这样才能捕获到偶发的、难以复现的时序问题。