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1. 项目缘起：为什么要在FPGA里折腾ADC和DAC？

如果你接触过嵌入式或者信号处理，对ADC（模数转换器）和DAC（数模转换器）这两个词肯定不会陌生。它们就像是数字世界和模拟世界之间的翻译官：ADC把现实世界连续变化的电压、电流信号，变成单片机或处理器能理解的0和1；DAC则反过来，把数字代码变回模拟信号，去驱动喇叭、屏幕或者电机。通常，我们会用一颗专门的芯片，比如TI的ADS系列ADC或者ADI的DAC芯片，通过SPI或I2C总线连接到MCU上，让MCU去读取数据或者发送指令。

那么问题来了，既然有现成的芯片，为什么还要在FPGA里“设计”ADC和DAC？这不是多此一举吗？这恰恰是很多初学者，甚至一些有经验的工程师容易产生的误解。这里的“设计”，核心不是去用硅片造一个物理的转换器，而是利用FPGA的可编程逻辑和高速并行处理能力，去实现ADC和DAC芯片与数字系统（尤其是高速数字系统）之间高效、可靠、灵活的接口与控制逻辑。

举个简单的例子，你手头有一颗超高速的ADC芯片，比如采样率1GSPS（每秒10亿次采样），输出是高速串行数据流（比如JESD204B协议）。你的主控MCU（哪怕是STM32H7系列）的SPI或并口根本跟不上这个速度。这时候，FPGA的价值就凸显出来了：它可以轻松实现JESD204B这种复杂高速串行协议的收发器（SerDes），完成数据对齐、解帧、时钟域转换，然后把整理好的数据通过DMA批量送到DDR内存里，或者进行实时的数字下变频（DDC）处理。FPGA在这里扮演的是一个高速数据搬运工和预处理引擎的角色。

反过来，对于DAC也一样。你想产生一个复杂的雷达波形或者通信调制信号，算法在CPU里算好了是一串数字序列，如何以极高的速率和精度稳定地送给DAC芯片？FPGA的并行I/O和精准的时序控制能力，让它成为连接数字信号源和高速DAC的不二之选。

所以，这个标题“基于FPGA的ADC和DAC设计”，其真正的内涵是：如何利用FPGA来构建与高速、高精度数据转换器协同工作的数字接口子系统，并解决其中关键的时序、同步、数据处理和系统集成问题。这是数字系统设计，特别是无线通信、雷达、仪器仪表等高端应用中的核心技能。接下来，我就以一个从业者的视角，拆解这里面的门道。

2. 理解核心：ADC/DAC与FPGA交互的关键技术点

在开始动手写代码之前，必须把几个核心概念和它们之间的关系吃透。否则，你调出来的系统要么性能不达标，要么根本跑不起来。

2.1 时钟：一切同步的基石

时钟问题是FPGA与数据转换器联调中最常见、也最头疼的坑。这里主要分两方面：

1. 采样时钟（采样率时钟）对于ADC，这是驱动其进行模数转换的时钟；对于DAC，这是驱动其输出新数据点的时钟。这个时钟的质量直接决定了系统的信噪比（SNR）、无杂散动态范围（SFDR）等核心指标。它需要非常低的抖动（Jitter）。通常，这个时钟由一颗高性能的时钟芯片（如Si5338、AD9528）或晶体振荡器（XO/VCXO）产生，同时供给ADC/DAC和FPGA。

注意：千万不要想当然地用FPGA内部的PLL去直接产生高速ADC的采样时钟。FPGA内部时钟网络的抖动通常比专用时钟芯片大一个数量级，会严重劣化ADC的性能。FPGA的PLL更适合用于产生逻辑控制时钟和接口时钟。

2. 数据接口时钟这是ADC输出数据或FPGA输出数据到DAC时，伴随数据一起的同步时钟。常见的有：

• 并行LVDS接口：通常有一个数据时钟（DCLK）和一个帧时钟（FCLK）。DCLK是双倍数据速率（DDR）的，每个上升沿和下降沿都传输数据。FPGA需要调用专用的IDDR原语来正确采集。
• 高速串行接口（如JESD204B/C）：这是当前高速数据转换器的绝对主流。它不再有单独的时钟线，而是通过SerDes在数据流中恢复时钟（CDR）。这就需要FPGA支持高速收发器（GTP/GTX/GTH/GTY等），并且理解复杂的链路建立、同步（SYNC~）和通道对齐过程。

时钟域交叉（CDC）是随之而来的必然问题。ADC数据进入FPGA时在一个时钟域（例如来自ADC的DCLK），而你的处理逻辑（如滤波、存储）可能在另一个更低的系统时钟域。必须使用异步FIFO来进行安全的数据传递，并且FIFO的深度要仔细计算，以应对时钟频率差异和抖动带来的不确定性。

2.2 数据接口与协议

这是FPGA逻辑设计的主要战场。

并行接口：相对简单直观，但速度受限，布线复杂。你需要严格满足ADC/DAC数据手册上的建立时间（Setup Time）和保持时间（Hold Time）要求。在FPGA中，这通过约束输入延迟（set_input_delay）和输出延迟（set_output_delay）来实现。例如，一个14位并行输出的ADC，你需要在FPGA端定义14个（或28个，如果是DDR）输入引脚及其约束。

JESD204B 协议：这是必须攻克的堡垒。它把多路高速并行数据流串行化，通过少数几对差分线传输，大大简化了PCB布局。其核心步骤包括：

1. 代码组同步（CGS）：接收端（FPGA）发送同步请求，发送端（ADC）发送连续的K28.5字符，接收端调整字对齐。
2. 初始通道对齐（ILA）：发送端发送带有多帧和通道对齐字符的序列，接收端确保所有通道（Lane）的数据在同一个多帧边界开始。
3. 用户数据传递：完成同步后，开始传输实际的ADC采样数据。

在FPGA中，Xilinx和Intel都提供了JESD204B的IP核。但使用IP核绝不意味着可以闭着眼睛通过。你需要根据ADC的配置（L数、M数、F数、S数、N‘数）正确配置IP核，并理解其输出的AXI-Stream数据格式。调试时，需要熟练使用ILA（集成逻辑分析仪）抓取SerDes的原始数据、状态机信号，这是定位“链路建立失败”或“数据错位”问题的唯一手段。

2.3 电源与模拟考虑

虽然FPGA是数字部分，但你必须关心模拟部分的电源。高速ADC/DAC通常需要非常干净的模拟电源（AVDD）和数字电源（DVDD）。PCB上必须做好电源分割，使用磁珠或0Ω电阻进行隔离，并布设充足的去耦电容。一个常见的坑是：ADC的噪声性能很差，排查半天发现是FPGA的I/O电源（VCCO）噪声通过数据线耦合到了ADC的敏感模拟部分。确保ADC的模拟地和数字地（AGND, DGND）在芯片下方单点连接良好。

3. 实战架构：一个典型的双通道高速数据采集系统设计

光说不练假把式。我们以一个具体的、中等复杂度的场景来勾勒出完整的FPGA设计框架：设计一个双通道、14位、125MSPS采样率的ADC数据采集系统，并通过千兆以太网将数据实时上传到PC。

系统框图如下（概念描述）：

[模拟信号输入] -> [抗混叠滤波器] -> [ADC芯片 (如AD9643)] -> [14位并行LVDS数据+DCLK] | V [FPGA (如Xilinx Artix-7)] | [时钟管理] <- [外部125MHz低抖动时钟源] | V [数据接收与同步模块 (IDDR, 位拼接)] | V [跨时钟域处理 (异步FIFO, 125MHz -> 100MHz)] | V [数据处理 (可选：DDC, 滤波， 打包)] | V [存储与传输控制 (DDR3控制器 或 以太网MAC/IP)] | V [千兆以太网 PHY] -> [PC]

3.1 FPGA内部模块详细拆解

1. 数据采集与位拼接模块 (adc_interface.v)这是最底层的模块。ADC输出14位数据，可能采用双倍数据速率（DDR）在DCLK的上升沿和下降沿传输。在FPGA端，我们需要为每个数据线实例化IDDR原语。

// 示例：Xilinx 7系列 FPGA中，使用IDDR采集一位DDR数据 IDDR #( .DDR_CLK_EDGE("OPPOSITE_EDGE"), // 与ADC输出模式匹配 .INIT_Q1(1'b0), .INIT_Q2(1'b0), .SRTYPE("SYNC") ) IDDR_inst ( .Q1(data_pos[i]), // 上升沿数据 .Q2(data_neg[i]), // 下降沿数据 .C(dclk), // 来自ADC的DCLK .CE(1'b1), .D(adc_data_p[i]), // ADC差分数据正端 .R(1'b0), .S(1'b0) );

将14根数据线分别这样处理，然后在下一个DCLK周期，将data_pos和data_neg拼接成一个完整的14位采样值。这里有一个关键细节：需要根据ADC数据手册确认字节序（Bit Order）和输出格式（偏移二进制还是补码）。拼接错了，数据看起来全是噪声。

2. 时钟域转换模块 (cdc_fifo.xci)我们使用FPGA的Clocking Wizard IP产生一个100MHz的系统时钟（sys_clk）用于逻辑处理和通信。ADC数据在125MHz的DCLK域，必须安全地过渡到100MHz的sys_clk域。最可靠的方法是使用FPGA的FIFO Generator IP核生成一个异步FIFO。

• 写时钟（wr_clk）：连接DCLK。
• 读时钟（rd_clk）：连接sys_clk。
• 写数据（din）：拼接后的ADC数据，可以加上一个时间戳或通道号。
• 读数据（dout）：在sys_clk域稳定输出的数据。
• 深度设置：这是经验值。由于125MHz到100MHz是慢时钟读快时钟写，理论上有数据积压风险。深度需要至少为(写速率 - 读速率) * 最大突发长度 / 读时钟周期。通常我会设置一个较深的FIFO（如1024），并监控其空/满标志，在实际测试中观察是否会溢出。

3. 数据处理与打包模块 (data_packer.v)从FIFO读出的数据，可以直接用于后续处理。在我们的例子中，目标是通过以太网传输。千兆以太网MTU通常是1500字节。我们需要将ADC数据打包成以太网帧。

• 定义一个简单的帧头：包含帧序号、通道号、采样点数等信息。
• 计算一帧能容纳的采样点数：(1500 - 帧头 - CRC) / 2字节（每个14位采样占2字节）≈ 740个采样点。为了对齐，可以取512或1024点。
• 该模块在sys_clk下工作，当检测到FIFO中的数据量超过一包所需时，开始组包。组包时，需要将14位数据扩展到16位（高位补零或符号扩展），以便按字节操作。

4. 以太网传输模块 (udp_tx.v / tri_mode_ethernet_mac)我们可以用Xilinx的三模以太网MAC IP核，或者自己实现一个简单的UDP发送器。将数据打包模块输出的字节流，加上IP头、UDP头，填充前导码和FCS，通过GMII或RGMII接口发送给外部PHY芯片。

• 关键点：需要正确实现ARP协议，让PC能发现FPGA设备。或者更简单，在PC端设置静态ARP条目。
• 性能考量：千兆以太网理论带宽125MB/s，我们的双通道ADC原始数据率为2通道 * 125MSPS * 2字节/采样 = 500MB/s，远超以太网带宽。因此，这个架构必须在数据传输前进行降速，比如在数据处理模块中加入抽取滤波器，或者只传输触发后的片段数据。否则FIFO一定会爆满。

3.2 约束文件 (.xdc) 的编写要点

约束文件是保证物理实现正确的关键，很多时序问题源于约束不当或缺失。

# 时钟约束 create_clock -name sys_clk -period 10.000 [get_ports sys_clk_p] # 100MHz系统时钟 # 假设ADC的DCLK是125MHz，由时钟芯片驱动FPGA的某个时钟输入引脚 create_clock -name adc_dclk -period 8.000 [get_ports adc_dclk_p] # 125MHz # 输入延迟约束：告诉FPGA，ADC数据在DCLK边沿前后多久是稳定的 # 这需要根据ADC数据手册的t_{SU}和t_{H}值计算，并加上PCB走线延迟估算 set_input_delay -clock [get_clocks adc_dclk] -max 2.500 [get_ports {adc_data_p[*]}] set_input_delay -clock [get_clocks adc_dclk] -min 0.500 [get_ports {adc_data_p[*]}] # 对于差分信号，需要指定差分对和IO标准 set_property DIFF_TERM TRUE [get_ports adc_dclk_p] set_property IOSTANDARD LVDS_25 [get_ports adc_dclk_p] # ... 其他ADC数据端口同理 # 以太网PHY接口约束（以RGMII为例） set_property IOSTANDARD LVCMOS33 [get_ports {rgmii_txd[*]}] set_property SLEW FAST [get_ports {rgmii_txd[*]}] set_property DRIVE 8 [get_ports {rgmii_txd[*]}] create_clock -name rgmii_tx_clk -period 8.000 [get_ports rgmii_txc] # 125MHz # 设置输出延迟，满足PHY芯片的时序 set_output_delay -clock [get_clocks rgmii_tx_clk] -max 1.000 [get_ports {rgmii_txd[*] rgmii_tx_ctl}] set_output_delay -clock [get_clocks rgmii_tx_clk] -min -1.000 [get_ports {rgmii_txd[*] rgmii_tx_ctl}]

4. 调试与避坑：从链路建立到数据验证

设计完成，编译通过，下载到板子，这才是“噩梦”的开始。以下是几个典型的坑和排查思路。

4.1 现象：ADC数据全为零或固定值

排查链路：

1. 电源和时钟检查：用示波器测量ADC的模拟电源、数字电源、参考电压是否正常。测量采样时钟（CLK+/-）的幅值、频率、抖动是否达标。没有稳定的时钟，一切免谈。
2. 配置接口检查：很多ADC需要通过SPI进行上电配置（如增益、测试模式、输出格式）。用逻辑分析仪抓取FPGA发出的SPI波形，确认片选、时钟、数据线是否正确，配置寄存器值是否按预期写入。一个常见错误是SPI的时钟极性（CPOL）和相位（CPHA）设置与ADC要求不匹配。
3. 数据接口物理层检查：对于LVDS接口，用示波器测量一对数据线（Dx+/-）和时钟线（DCLK+/-）的差分信号。看幅值是否足够（通常>350mV），眼图是否张开。如果信号质量差，检查PCB布线是否等长，终端匹配电阻是否正确。
4. FPGA采集逻辑检查：在Vivado/Quartus中添加ILA，抓取ADC数据输入引脚（adc_data_p）上的原始信号。如果这里能看到跳变的数字信号，说明物理链路通了，问题在FPGA内部的IDDR或后续逻辑。如果这里信号是固定的，问题在ADC或前端配置。

4.2 现象：JESD204B链路无法同步（SYNC~信号一直为低）

排查链路：

1. 时钟与参考时钟：JESD204B要求收发双方有一个共同的参考时钟（Device Clock）。确认FPGA的GT参考时钟和ADC的参考时钟来自同源且频率正确。用频谱仪测量参考时钟的相位噪声。
2. 链路速率与配置：核对FPGA IP核中的线速率（Lane Rate）、编码（8B/10B）、L/M/F/K参数是否与ADC配置完全一致。一个参数不对，链路就无法对齐。
3. SYNC~信号：SYNC~是接收端（FPGA）发给发送端（ADC）的同步请求信号。在ILA里抓取这个信号。正常情况下，FPGA上电后应主动拉低SYNC~，请求同步；当收到有效的CGS序列后，再拉高SYNC~。如果FPGA一直拉低SYNC~，说明它没收到有效的K28.5字符，检查SerDes的RX是否锁定了信号（RXCDRLOCK）。
4. 眼图与均衡：对于长距离或高频信号，需要在FPGA的GT设置中调整发送预加重（Pre-emphasis）和接收均衡（Equalization），以改善信号质量。可以通过IBERT（Xilinx）或Eye Viewer（Intel）工具进行扫描和优化。

4.3 现象：数据存在周期性错误或跳变

排查思路：

1. 跨时钟域（CDC）问题：这是最隐蔽的bug之一。检查所有跨时钟域的路径是否都通过了异步FIFO或同步器处理。在Vivado的时序报告中，查看是否有unsynchronized的CDC路径警告。即使代码仿真通过，CDC问题在硬件上仍可能间歇性发生。
2. 亚稳态（Metastability）：在异步FIFO的读指针和写指针同步过程中，如果时钟频率比值不合适或FIFO深度太浅，可能导致亚稳态传播，造成数据丢失或重复。确保使用工具提供的、经过验证的异步FIFO IP核。
3. 电源噪声：用示波器的FFT功能，测量ADC模拟电源引脚上的噪声频谱。开关电源的开关频率及其谐波可能会耦合到信号中，在频谱上表现为固定的杂散峰。解决方法是在电源路径增加LC滤波，或使用线性稳压器（LDO）为模拟部分供电。
4. 接地环路：如果系统由多个板卡或机箱组成，不合理的接地会引入50Hz工频及其谐波干扰。确保单点接地，并使用屏蔽线缆传输模拟信号。

4.4 数据验证：从时域到频域

拿到数据后，如何判断它是对的？

1. 时域验证：给ADC输入一个已知的直流电压，看转换后的数字码是否与理论值吻合（Code = (V_in - V_ref-) / (V_ref+ - V_ref-) * (2^N - 1)）。输入一个低频正弦波，用Python或MATLAB绘制波形，看是否光滑、幅值正确。
2. 频域验证（关键）：这是评估ADC动态性能的金标准。使用高纯度的正弦波信号源（通常频率与采样率互质，如10MHz信号用125MHz采样），采集一段数据（如8192点），做FFT分析。
   • 计算信噪比（SNR）：信号功率与除直流和谐波外所有噪声功率的比值。低于数据手册值，说明时钟抖动大或模拟前端噪声大。
   • 查看无杂散动态范围（SFDR）：信号幅值与最大杂散（谐波或非谐波）幅值的差值。SFDR低通常意味着存在非线性失真，检查ADC的输入驱动运放是否工作在线性区。
   • 查看频谱底噪：均匀抬高的底噪可能是量化噪声或随机噪声；如果存在特定的杂散峰，则需要根据频率反推干扰源（如电源开关频率、时钟耦合、数字开关噪声）。

5. 性能优化与进阶思考

当基本功能调通后，下一步就是思考如何优化和扩展。

5.1 资源与时序优化

• 流水线设计：数据处理链路上的每一个复杂操作（如乘法、滤波）都应进行流水线化，插入寄存器，提高系统最大运行频率（Fmax）。
• 使用DSP Slice和Block RAM：FPGA内部的DSP48单元是专为乘加运算优化的，比用逻辑（LUT）实现效率高得多。大规模的数据缓冲使用Block RAM，而不是分布式RAM（LUTRAM），后者容量小且时序差。
• 合理的时序约束：除了基本的时钟和I/O约束，对于内部逻辑路径，可以尝试添加虚拟时钟（Virtual Clock）和多周期路径（Multicycle Path）约束。例如，一个需要多个时钟周期才能完成的计算，可以将其设置为多周期路径，避免工具做过度的、不必要的时序优化，从而节省资源并可能提高布通率。
• 避免拥塞（Congestion）：如果布局布线后时序不达标，查看拥塞报告。高拥塞通常意味着逻辑布局太集中。可以通过区域约束（Pblock）将相关模块（如数据接口、处理、存储）约束在芯片的不同区域，或者优化代码结构（如减少扇出过大的信号）来缓解。

5.2 系统级集成：与处理器协同

FPGA擅长高速流处理，而ARM或PC擅长复杂控制和上层应用。如何结合？

• AXI4总线互联：现代FPGA SoC（如Zynq, Cyclone V SoC）内部集成了硬核处理器。通过AXI4-Lite总线，处理器可以像访问内存一样配置FPGA内的寄存器（控制采样开关、设置滤波参数）。通过AXI4-Stream或AXI4-Full总线，FPGA可以将海量数据直接送入处理器的DDR，或从DDR读取数据送给DAC。关键在于设计好AXI接口的从机或主机模块，并处理好数据流控。
• 软核处理器：对于纯FPGA，可以使用MicroBlaze或Nios II软核。虽然性能有限，但用于系统管理、命令行交互、简单协议栈（如Modbus）非常合适。让软核通过AXI-Lite控制FPGA数据通路，将复杂的数据流处理交给并行的硬件逻辑。

5.3 面向更高速的挑战：JESD204B与DDR内存

当采样率进入GSPS级别，数据带宽达到数十GB/s，架构必须升级。

• JESD204B Subclass 1：这是支持确定性延迟的关键。它要求收发双方共享一个高精度的SYSREF信号，以对齐所有通道和器件的内部多帧时钟。FPGA端需要正确连接SYSREF到GT参考时钟引脚，并在IP核中使能Subclass 1模式。调试时，需要验证链路建立后的延迟是否固定。
• 高速数据缓冲：如此高的数据率，片内Block RAM远远不够。必须使用外部高速内存，如DDR3或DDR4。这就需要调用FPGA的MIG（Memory Interface Generator）IP核，实现一个高效的内存控制器。设计难点在于：DDR内存访问有延迟，且是突发传输。你需要设计一个巧妙的仲裁调度器，平衡ADC数据写入和处理器读取（或后续处理模块读取）的带宽，避免内存访问冲突导致数据丢失。通常采用“乒乓缓冲”结构，将内存划分为多个块，轮流写入和读出。

从并行LVDS到高速串行JESD204B，从简单的FIFO到复杂的DDR内存控制器，从单一的采集功能到与处理器协同的异构计算，基于FPGA的ADC/DAC系统设计是一个深度和广度都极大的领域。它要求工程师不仅懂数字电路和Verilog，还要理解模拟信号链、高速电路设计、信号处理算法和系统架构。每一次调试，都是对理论知识和工程经验的综合考验。但当你看到干净的频谱、稳定的波形从自己设计的系统中产生时，那种成就感也是无可替代的。这条路没有捷径，就是多看数据手册、多写代码、多调板子、多分析问题。希望这些从实际项目中总结的点滴，能帮你少走一些弯路。