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多相 BUCK 的 PCB 布局，和单相 BUCK 有一个本质差别：单相布局做不好，通常只是纹波变大、效率下降，板子还能跑；多相布局做不好，四个相位之间会互相“打架”，电流不均、热集中、输入回路振铃严重，满载根本不敢开。而这个差别，从原理图上完全看不出来，只有落实到元器件摆放和铺铜路径上才会显现。

所以我想把这个问题讲透。本系列是围绕 TI 多相 DCDC 芯片从原理图到 PCB 的实战记录，本文是第 2 篇，聚焦两件事：输入滤波怎么设计、怎么落位，以及四相功率级怎么放置才能同时满足均流、散热和 EMI 要求。读完你会得到一份可以直接拿去做布局评审的检查思路，而不是“注意电源布局”这种正确但没用的空话。

先说结论：多相 BUCK 的 PCB 设计，真正的分水岭发生在两个阶段——输入电容的高频去耦回路，和四相功率级的对称摆放。这两件事如果在布局阶段没有想清楚，后面的布线、铺铜、仿真做得再漂亮，也都是补救，不是设计。

1. 先想清楚：多相 BUCK 的 PCB 设计到底在解决什么

很多人一提到多相 BUCK，第一反应是“电流大，所以要并联几个相位”。这个判断没错，但不够。多相 BUCK 之所以能支撑几十安到几百安的负载，靠的是三件事同时成立：

1. 各相位交错导通，输入输出纹波被抵消一部分；
2. 电流被分配到多个功率级上，热损耗被“摊薄”；
3. 负载瞬态响应更快，因为每个相位可以相邻交错地响应电流需求。

这三件事，在原理图阶段只是“画了几路相同的电路”，真正决定它们能否成立的，是 PCB 布局。

举个例子。四相 BUCK 要求四个相位错相 90 度工作。如果布局上四个相位的功率回路长度不一致，即使芯片内部时钟错相正确，实际到达各个功率管的驱动时序和回路阻抗也会有差异，结果就是电流分配不均匀。可能某一相走了 40A，另一相只走了 20A，满载时电流大的那一相先过热。这种问题，示波器能测到，热成像能看到，但根源往往就是功率级放置不对称。

另外，多相 BUCK 的输入滤波也不是“多放几个电容”那么简单。由于四个相位交错工作，输入端的电流纹波频率是开关频率的 4 倍，但纹波幅值取决于占空比和相位数的匹配关系。输入电容既要去耦高频脉冲电流，又要承担较长时间尺度的平均电流补充，这两种职责需要不同特性的电容配合完成。布局上如果放错了位置，电容性能再好也白搭。

还有一点容易被忽略：多相 BUCK 的功率级不再是“一个开关管 + 一个电感”，而是多个相位围绕芯片和负载排列。芯片、驱动、功率管、电感、输入电容、输出电容，这些器件在空间上如何排布，直接决定了热能不能散掉、环路能不能稳定、EMI 能不能过。所以这篇文章只讲布局，不讲原理图选型——原理图决定了电路能不能工作，布局决定了它能不能稳定、可靠、量产。

什么样的读者最应该读这篇文章？正在做 CPU/GPU/FPGA 供电、服务器电源、通信设备电源，或者刚开始接触 TI 多相控制器（如 TPS 系列）和 DrMOS 方案的硬件工程师。哪怕你用的是单相 BUCK，输入滤波和输出回路布局的逻辑也是相通的，完全可以借鉴。

2. 多相 BUCK 的工作原理与四个必懂指标

多相 BUCK 不是简单地把几个 BUCK 并联。每个相位有自己的高端 MOSFET、低端 MOSFET 和电感，但所有相位共用一个控制器，控制器内部以固定相位差依次打开各相。四相就是 360 度除以 4，每相相隔 90 度开关相位。

这种交错工作带来的第一个好处是输入端电流纹波频率提高到 N 倍（N 为相数），同时在特定占空比下，各相的输入电流纹波会互相抵消。比如四相 BUCK 在占空比接近 0.25、0.5、0.75 时，输入纹波抵消效果最好；而在其他占空比下，抵消效果会变差，这也是为什么输入电容的 RMS 电流能力必须按最恶劣占空比校核，而不是按“四相平均分摊”来拍脑袋。

第二个好处是输出纹波电流减小。多相电感的纹波电流在输出端叠加后，频率提高、幅值降低，因此可以用更小的输出电容达到同样的纹波指标。这对大电流场景非常关键，因为 100A 级别的输出滤波电容如果尺寸过大，PCB 面积和成本都难以接受。

第三个好处是热分布更均匀。四个相位把总电流分摊后，每个功率管的热损耗只有单相的约四分之一。但注意，热损耗降低不代表可以忽略散热设计——如果四个相位在布局上挤在一起，热源集中，照样会形成局部热点。所以四相布局的散热思路，不是“总共 100W 均摊到 4 个管子就没事”，而是要让每个功率管的热阻路径都独立且充分。

这里还需要区分一个概念：DCDC 分为 LDO 和开关型，开关型又分 BUCK、BOOST、BUCK-BOOST。多相 BUCK 属于非隔离降压型 DCDC，广泛用于低压大电流场景。LDO 的优势是噪声低、成本低，但效率随压差增大而下降，无法处理大电流；多相 BUCK 优势是效率高、电流大、瞬态响应快，代价是 PCB 布局和环路补偿复杂。这也是为什么“DCDC 和 LDO 区别和场合”一直是电源工程师关注的高频问题——它们不是替代关系，而是应用场景的取舍。

对 PCB 设计来说，多相 BUCK 有四个指标必须时刻盯住：

下面开始进入实战，先把输入滤波做扎实。

3. 输入滤波设计实战：从公式到电容落位

输入滤波是多相 BUCK 布局里最容易被低估的部分。很多人以为输入滤波就是“规格书说放几个 100nF 和 10uF 就照做”，实际到了大电流场景，输入电容承担的不只是滤波，还包括高频去耦、储能、EMI 抑制等多个角色。放少了，高压侧 MOSFET 的开关瞬间会拉出很大的 di/dt，输入电压会跌到欠压保护以下；放多了，成本和面积失控。关键是理解每一类电容的作用，以及它们应该放在哪里。

3.1 输入电容的组合策略

多相 BUCK 的输入电容通常由两类组成：大容量储能电容和小容量高频去耦电容。

大容量储能电容（通常是聚合物钽电容、铝电解电容或大容量 MLCC）负责在负载瞬态时补充输入端的平均电流，时间尺度在微秒到毫秒级。它们的特点是容量大，但 ESL 和 ESR 相对较高，无法单独应付开关频率级别的高频电流脉冲。

小容量高频去耦电容（通常是 100nF 到 10uF 的 MLCC）负责提供开关瞬间的高频电流。它们的特点是 ESL 低、充放电速度快，但容量小，无法承担长时间的能量补充。

两种电容必须配合使用，且各自放在各自该在的位置。一个常见的错误是：把所有大容量电容放在输入接口，把所有小电容放在功率管附近，中间距离拉得很远。这会导致高频电流需要经过一段较长路径才能到达开关管，路径电感过大，SW 节点振铃严重。

正确的思路是：大容量储能电容可以靠近输入端或按相位均布在功率级周围；高频去耦 MLCC 必须紧贴每个相位的高端 MOSFET 漏极和低端 MOSFET 源极之间，形成最小的开关回路。

3.2 输入纹波电流的快速估算

输入电容的第一约束是 RMS 电流能力。每个电容都有标称的纹波电流额定值，超过就会发热，寿命和可靠性都会下降。下面用一个 Python 脚本做快速估算，判断需要多少输入电容。

# input_ripple_est.py # 多相 BUCK 输入 RMS 电流快速估算（工程近似，最终以仿真为准） import math def estimate_input_rms(iout, vout, vin, phases): """ 参数说明： iout : 总负载电流（A） vout : 输出电压（V） vin : 输入电压（V） phases : 并联相数 """ duty = vout / vin # 单相等效输入纹波电流（近似） i_rms_single = iout * math.sqrt(duty * (1.0 - duty)) # 多相交错后，高频输入纹波近似按 sqrt(N) 折算 # 注意：这是工程估算，最恶劣占空比下抵消效果会变差 i_rms_phase = i_rms_single / math.sqrt(phases) return i_rms_single, i_rms_phase # 示例：12V 输入，1.0V 输出，120A 负载，4 相 vin, vout, iout, phases = 12.0, 1.0, 120.0, 4 i_single, i_phase = estimate_input_rms(iout, vout, vin, phases) print(f"占空比 D = {vout / vin:.3f}") print(f"单相输入纹波 RMS 电流参考值: {i_single:.1f} A") print(f"四相交错后分摊 RMS 电流(近似): {i_phase:.1f} A") print(f"工程建议：输入 MLCC 总 RMS 裕量应大于 {i_phase * 1.5:.1f} A")

说明：这个脚本是快速估算，实际设计必须结合占空比最恶劣点、相位错相精度和电容 ESR/ESL 等因素，用 TI 的 Power Stage Designer、WEBENCH 或仿真工具复核。尤其是四相 BUCK 在占空比偏离 0.25/0.5/0.75 较远时，输入纹波抵消效果下降，实际需要的电容数量会比估算值多。

另一个工程经验是：多相 BUCK 的相位越多，输入纹波频率越高，单个 MLCC 能承担的纹波电流也有限，所以通常不是“大电容 + 大电容”，而是“多颗小 MLCC 并联 + 少量大容量储能电容”。并联多颗小电容还能把综合 ESL 降下来，对高频去耦更有利。

3.3 输入电容的放置位置与高频回路

输入滤波在 PCB 上的核心，是让“输入电容—高端 MOSFET—低端 MOSFET—输入电容”这个高频开关回路面积最小。

回路的物理面积越小，回路电感越低，开关瞬间的振铃越小，EMI 越容易通过。这个回路面积由元器件的摆放决定，是布局阶段就要解决的问题，后面布线只能微调，无法根本改善。

具体放置原则：

1. 每个相位的高频去耦 MLCC 必须紧贴该相的高端 MOSFET 漏极与低端 MOSFET 源极。
2. 如果使用分立 MOSFET 方案，输入电容应放在功率管同一侧，让电容的两个引脚分别对准 VIN 和 PGND 网络。
3. 如果使用 DrMOS 或功率级模块，输入电容要贴近模块的 VIN 引脚和 PGND 引脚，同样优先保证高频回路最小。
4. 四个相位各自的高频电容应该在位置上对齐，不要一个贴近、一个拉远，否则各相回路电感不同，均流和 EMI 都会受影响。

这里真正容易踩坑的地方是：很多人为了“整齐”，把输入电容排成一条直线，离功率管有 3 到 5 毫米。这个距离在单相低压小电流时可能问题不大，但到了四相大电流场景，回路电感显著增加，SW 振铃会非常明显。正确的做法是让电容贴着功率管放，哪怕排列看起来“不整齐”。

3.4 MLCC 的直流偏压降额，不说会被板子教训

MLCC 有一个特性：加直流偏压后，实际电容量会下降。X5R、X7R 这类陶瓷电容在额定电压的 50% 到 80% 偏压下，容量可能下降到标称值的 20% 到 50%。这意味着，原理图上标的 10uF，焊到板子上、加上工作电压之后，实际可能只有 4uF 甚至更少。

对多相 BUCK 输入滤波来说，电容数量是按 RMS 电流计算的，不是按电容量计算的，所以偏压降额主要影响的是“储能电容容量是否充足”和“高频去耦是否有效”。如果设计中把所有电容的容量都按标称值算，最终板子的输入纹波会偏大，瞬态响应会变差。

工程上的处理方式：

• 选型时查看 MLCC 规格书中的“DC Bias 特性曲线”；
• 计算实际工作电压下的有效容量；
• 如果有效容量不足，可以增加电容颗数或选择更高耐压规格（耐压提高也能改善偏压特性）。

这个细节在参考设计中也经常被忽略，因为参考设计通常只标注容值和封装，不会标注偏压曲线。照抄参考设计时，要特别注意实际工作电压和参考设计是否一致。

4. 四相功率级放置技巧：对称、短回路、热均衡

如果说输入滤波是“地基”，四相功率级的放置就是“承重墙”。四相 BUCK 的功率级包括每个相位的高端 MOSFET、低端 MOSFET、电感、栅极驱动路径，以及围绕它们的输入输出电容。这些器件怎么放置，决定了三个结果：均流是否好、热是否均匀、EMI 是否可控。

4.1 四相布局的第一原则：对称

四相功率级放置的第一原则是“对称”，而且是“电气回路对称”，不只是视觉对称。

所谓电气回路对称，是指四个相位从输入端取电流、经过电感、输出到负载电容的回路路径长度和面积尽量一致。如果某一相离输入电容更近，另一相离得更远，即使芯片内部的 PWM 时序完全相同，各相的实际电流也会不同。

实现对称的常见做法有两种：

• 围绕芯片做旋转对称：四个相位按 0 度、90 度、180 度、270 度分布在芯片四周；
• 做镜像对称：四个相位分两排，左右镜像放置。

旋转对称的空间利用率更高，适合功率级围绕控制器的结构；镜像对称的走线更规整，适合功率级排布在控制器一侧的结构。两者没有绝对优劣，关键是每个相位的“输入回路”、“开关回路”、“输出到负载的路径”都要一致。

还有一个容易忽略的点：芯片驱动 PWM 信号到每个功率级的走线也要尽量等长。如果 PWM 走线长度差异过大，各相实际开通时刻会偏移，错相精度被劣化，输入纹波抵消效果变差。所以布局时不仅功率器件要对称，控制信号的走线长度也要纳入约束。

4.2 SW 节点与电感摆放

SW 节点是 BUCK 电路中电压变化最剧烈的点，也是 EMI 设计和 PCB 布局的焦点。多相 BUCK 有四个 SW 节点，处理不好，整个板的辐射发射都会超标。

SW 节点的布局原则是“短而宽、避免细长延伸、尽量避免换层”。SW 铜皮是开关噪声的辐射源，面积越大辐射越强；但另一方面，SW 铜皮太窄又会导致电流瓶颈和寄生电感过大。所以实际设计是在两者之间取平衡：铜皮宽度足够承载电流，但不要无意义地做大面积铺铜。

电感摆放要特别注意方向。相邻相位的电感如果并排且绕线方向相同，磁力线可能互相耦合，导致电感值偏移或 EMI 增强。通常建议：

• 同一排的电感保持相同方向，避免交叉；
• 相邻相位的电感之间留出足够间距；
• 如果空间紧张，可以用磁屏蔽电感和 PPAP 等低辐射封装。

这里还经常有人问“DCDC 的 SW 可以换层吗”。技术上可以，但不推荐。SW 换层意味着需要过孔，而过孔会引入寄生电感和额外的辐射路径，同时破坏参考平面的连续性。如果必须换层，至少要做到：换层点附近加回流过孔，SW 信号两侧包地，换层后的走线尽量短。

4.3 栅极驱动回路与 PWM 走线

多相 BUCK 中，控制器的驱动信号到每个功率级要走一段距离。如果走线太长或路径太绕，栅极驱动回路会引入额外电感，导致开关边沿变缓、开关损耗增加，严重时还会引起栅极振铃。

栅极驱动回路的布局要点：

• 驱动信号线和返回路径（AGND 或 PGND）尽量贴近，形成小环路；
• 驱动电阻放在靠近功率管栅极的位置；
• 驱动走线避免与 SW 节点平行长距离走线，防止耦合干扰；
• 如果控制器集成了驱动，功率级也应尽量靠近控制器，但四个相位要保持同等距离。

在实际项目中，我更推荐的做法是：先用原理图标注每条关键路径的“期望方向”，再在布局时按方向摆放器件。比如，输入电容→高端 MOSFET→电感→输出电容，这条路径在原理图上画一条粗线，布局时就沿着这条线的方向排。这样比边布边想清晰得多。

4.4 输出电容与负载端的电流路径

多相 BUCK 的输出电容通常放在负载端附近，因为负载瞬态时，输出电容需要就近提供电流，缩短瞬态响应路径。

输出电容的放置要点：

• 输出电容尽量靠近负载电源引脚，降低电感路径；
• 多个输出电容并联时，沿负载引脚方向展开，而不是堆成一团；
• 反馈采样走线应使用开尔文接法，从负载端的电容引脚直接采样，避开 SW 和电感产生的噪声；
• 输出电容的 GND 端与输入电容的 GND 端之间，要有良好的地平面连接。

反馈采样是一个很容易出问题的细节。如果反馈线走到了 SW 节点附近，或者与电感下方平行走线，开关噪声会被耦合进反馈环路，导致输出纹波变大、环路不稳定。开尔文采样不是“高级技巧”，而是多相大电流设计的基本要求。

4.5 散热过孔与铜皮规划

四相 BUCK 的功率管损耗在大电流下可能会达到十几瓦到几十瓦。即使均流正常，每个功率管的功耗也不低，散热设计不足就会结温超标。

散热设计的主要手段是增加铜皮面积和过孔阵列，把热量传导到其他层或散热焊盘。具体做法：

1. 功率管焊盘下方打热过孔阵列，孔径 0.3mm 到 0.5mm，间距 0.8mm 到 1.2mm；
2. 热过孔连接的底层或内层铜箔尽量扩大，必要时连接散热铜块；
3. 功率路径的铜厚优先使用 2oz，降低直流电阻和热阻；
4. 四个相位在板上的分布要均匀，避免所有热源集中在一侧。

还有一点：热过孔不是打得越多越好。过孔太多会破坏焊盘的焊接质量，焊接时锡膏可能被过孔吸走，形成虚焊。一般建议热过孔采用“焊盘上开孔”和“焊盘旁开孔”结合的方式，或者在过孔上做阻焊塞孔处理。

5. 层叠设计示例与 EDA 约束检查

在把功率级摆放下去之前，先要确定层叠。层叠决定电流路径、参考平面和散热路径，是 PCB 设计的“骨架”。

5.1 六层板叠层示例

四相大电流 BUCK 推荐至少 6 层板。4 层板在大电流场景下很容易出现参考平面被割裂、散热不足的问题。下面是一个典型的 6 层叠层示例，原理图和布局阶段就可以按下方的结构来规划。

层叠方案示例（6 层，混合铜厚）： 符号说明: TOP 顶层器件与功率铜皮 GND 完整地平面（关键） SIG 控制信号与反馈走线 PWR 输入 VIN / 输出 VOUT 功率平面 GND 完整地平面（关键） BOT 底层器件与散热铜皮 铜厚建议: L1 TOP：2oz，承载功率路径和器件焊接 L2 GND：1oz，完整地平面 L3 SIG：1oz，控制信号、PWM、反馈 L4 PWR：2oz，输入与输出功率平面 L5 GND：1oz，完整地平面 L6 BOT：2oz，散热与测试点 工艺提醒： - 功率器件下方保持 GND 平面完整，禁止布线穿越 - SW 层（如换层）两侧必须有完整地平面提供回流 - 若采用盲埋孔，优先把盲孔用于信号层间连接，功率路径仍以贯通孔为主

这个叠层的核心逻辑是：让功率电流走 TOP 和 PWR 两层，中间用两个完整 GND 平面夹住信号层，保证反馈和控制信号的参考平面干净。对高密度设计，也可以采用 8 层，但原则不变。

5.2 关键间距与物理规则

在 EDA 工具（常见如 Cadence Allegro）中，可以把下面的规则输入到约束管理器，作为布局和布线的硬约束。注意，这些是工程参考值，具体数值要根据器件规格和安规要求调整。

// Allegro Constraint Manager 参考规则示例 // 间距规则 Spacing: SW_NODE 到相邻信号线 >= 1.0 mm（或包地处理） VIN 网络到 GND 网络 >= 0.5 mm AC 输入（如适用） 按安规要求设置爬电距离 // 物理规则 Physical: 功率路径最小线宽 2.0 mm（每相按 5A/mm 经验值校核） 功率路径铜厚 2 oz SW 节点铜皮 短而宽，禁止细长延伸 Via 规则: 功率过孔孔径 0.3 mm / 焊盘 0.6 mm 功率过孔电流估算 约 1A ~ 1.5A / 个（常规工艺） 热过孔阵列间距 0.8 mm ~ 1.2 mm // 布线建议 Routing: PWM 驱动走线 四相等长，误差控制在 ±5% 以内 反馈采样走线 开尔文接法，远离 SW 和电感 SW 换层 尽量避免；必须换层时两侧包地

间距规则的关键不是数值本身，而是要让每个工程师都在同一个约束体系下工作。把规则提前写进约束管理器，比靠人来记住“这里要注意”可靠得多。这也是为什么很多资深电源工程师会强调“先建规则再布线”。

6. 一个完整的四相 BUCK 布局检查清单

下面这份检查清单，可以直接用于评审别人的布局，或者自查自己的设计。每一项都对应前面讨论的一个关键点，建议在布局评审会上逐条过。

四相 BUCK 布局评审清单 [ ] 每个相位的高频去耦输入电容是否紧贴高端漏极 / 低端源极 [ ] 四个相位的高频回路面积是否最小且一致 [ ] 输入储能电容是否按相位均布，距离是否合理 [ ] 四相是否错相 90 度，布局是否电气对称 [ ] 四个 PWM 驱动走线是否等长，阻容位置是否正确 [ ] SW 节点铜皮是否短而宽，是否避免换层 [ ] 电感方向是否一致，相邻相位是否避免磁场耦合 [ ] 输出电容是否靠近负载端，是否沿负载引脚展开 [ ] 反馈采样是否开尔文走线，是否远离 SW 和电感 [ ] 功率管焊盘下是否有热过孔阵列，底层散热铜皮是否足够 [ ] 两个 GND 平面是否保持完整，功率路径下方是否有布线穿越 [ ] 输入输出 GND 连接是否通过完整平面，而不是细长走线 [ ] 功率路径铜厚是否达到 2oz，过孔数量是否满足电流要求

这个清单看起来简单，但真正能做到全部满足的布局并不多。尤其在第一项和第二项上，经常有工程师因为空间紧张而妥协，最终在测试阶段付出更多时间成本。

7. 常见问题与排查思路

多相 BUCK 布局的问题，往往要到打板测试阶段才会暴露。下面整理了几个高频问题，按“现象—原因—排查—解决”的方式列出。

排查时有一个笨但有效的方法：先用热成像和示波器把所有异常定位到“具体哪一个相位”，再检查该相位的布局与其它相位有什么不同。大多数多相布局问题，都是“某一相和其他相不一致”造成的。

8. 最佳实践与工程建议

最后把一些边做边总结的经验放这里，覆盖从设计到生产的完整链路。

第一，把布局规则前置到原理图阶段。在原理图上就把关键网络标出类别，比如“SW”、“VIN_PWR”、“GND_PGND”、“反馈敏感”，这样导入 EDA 后可以快速建立约束规则，而不是等布线时再一个个检查。

第二，功率路径用 2oz 铜箔，不要省。2oz 铜箔比 1oz 的直流电阻低一半，同时散热能力更强。对 100A 级别的多相 BUCK，这个差异是决定性的。如果成本敏感，至少要保证功率层的铜厚，信号层可以使用 1oz 甚至 0.5oz。

第三，热设计要和布局一起做，不要等测试阶段再补。在布局阶段就计算每个功率管的热阻路径，明确热量从焊盘→过孔→内层铜箔→散热面的路径是否通畅。原理图上不会显示热问题，但热问题一定会在满载测试时出现。

第四，输入滤波不要只看容量，还要看 RMS 电流额定值和直流偏压特性。MLCC 的“标称容值”是最骗人的参数，选型和布局都要基于实际工作点下的有效容量。

第五，关于 DCDC 和 LDO 的选择问题。多相 BUCK 显然承担大电流主供电，但板上的小电流模拟电路、待机电路、时钟电路，仍然可能适合用 LDO。不要把“电源设计”理解为“全部用 BUCK”，LDO 的低噪声优势在很多敏感的模拟场景中不可替代。多相 BUCK 负责大功率主干道，LDO 负责敏感支路，这是更成熟的电源架构思路。

第六，生产制造角度。如果使用嘉立创等常规工艺，要提前确认过孔最小孔径、铜厚堆叠和 DFM 规则。华秋 DFM 等工具支持导入常见 EDA 设计的文件做可制造性检查，提前跑一遍能减少打板返工。盲埋孔设计虽然能提高布线密度，但会显著增加成本，功率级布局中优先用贯通孔解决问题，把盲埋孔留给信号密集区域。

第七，设计完成后至少做三项验证：各相电流是否均衡、输入输出纹波是否在指标内、满载热成像是否没有局部热点。这三项分别在原理上对应了功率级对称性、输入输出滤波有效性和散热路径完整性。任何一个不过关，都要回到布局来找原因，而不是先调环路参数。

9. 小结与下一步

这一篇把多相 BUCK 布局中最容易决定成败的两个环节讲清楚了：输入滤波的电容组合与落位，四相功率级的对称放置与热设计。核心判断是：多相 BUCK 的 PCB 设计，成败在布局阶段就已定局，布线和铺铜只是把布局决策变成铜箔而已。

如果你正在做板子，建议把第 6 节的检查清单逐条打勾后再投板。打样回来后，先不要急着调环路，先测输入纹波电流、各相电感和 SW 振铃，这三个数据能直接反映布局质量。

下一篇文章可以继续沿着电源设计流程往下走，比如四相功率级的布线细节、环路补偿的实测调试，或者输入滤波的 EMI 优化。如果你在实际项目里遇到了本文没有覆盖的问题，也欢迎在评论区把现象和波形描述出来，一起讨论。

顺手收藏这篇文章，做下一块电源板的时候翻出来对照，比重新踩一遍坑要省时间。