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如果你正在用 Zynq/FPGA 做MiniMax-H3模型推理加速，或者只是在普通 x86 服务器上插了好几块加速卡跑视频生成任务，那么大概率会遇到一类非常诡异的问题：模型代码没变，推理速度却突然掉到原来的三分之一；重启一次，加速卡有时候能枚举到，有时候直接消失；只要宿主机的 NVMe 一盘被大量读写，外置推理卡就报pcie bus error。很多人第一反应是驱动写坏了，或者模型推理逻辑有 bug，反复查代码、查显存、查日志，最后发现问题根本不在模型侧，而在 PCIe 总线上。

这篇文章想讨论的核心是：当多个设备、多个 DMA 流、多个地址窗口共享同一条 PCIe 通路时，瓶颈和故障往往不是“算力不够”，而是“链路在打架”。我们会从 PCIe 的链路模型、枚举过程、常见资源竞争场景讲起，落到lspci、dmesg、setpci这些实战排查手段上，并结合 FPGA/Zynq 平台上常见的AXI PCIe例程，讲清楚设备不识别、链路降速、ACS 冲突、Inbound/Outbound 方向错乱这类问题应该怎么查、怎么解决。

如果你手头正在做PCIe 设备不识别的调试，直接看第 4 节和第 7 节；如果你想理解为什么MiniMax-H3这类模型跑在 PCIe 加速卡上会“慢”，第 5 节的数据搬运分析会给你一个排查方向。

1. 一个让我排查了两天的“怪现象”

先说一个典型的工程场景。某项目的任务是：在自研 FPGA 加速卡上部署MiniMax-H3模型，用于竖屏短片推理。硬件拓扑是 x86 主机通过 PCIe 插槽接一块自带 DDR 的 FPGA 板卡，主机端把视频帧传给 FPGA，FPGA 做推理，再把结果回传。

刚上电调试的时候一切正常。单帧推理时间稳定，PCIe 枚举一次通过。开始跑整机压力后，三个问题一起出现：

• 推理吞吐从预期的几十帧每秒掉到了个位数。
• 宿主机同时做 NVMe 文件读写时，加速卡在lspci中直接“蒸发”。
• dmesg里不断刷出类似pcieport 0000:00:03.0: PCIe Bus Error: severity=Corrected的日志。

第一个直觉是 FPGA 板卡硬件有问题，于是换板卡、换插槽、换电源。问题依旧。第二个直觉是驱动 DMA 写越界，但反复检查发布描述符和地址映射，没有发现越界。最后把宿主机上的 NVMe 读写停了，加速卡立刻恢复稳定，推理吞吐也回升。

这个现象说明：不是某个设备“坏”了，而是多个设备在共享 PCIe 资源时发生了冲突。当你插上 NVMe，它和 FPGA 加速卡会争抢 Root Complex 下游的带宽、中断以及地址资源；更进一步，如果 FPGA 端 DMA 的 Inbound 地址窗口配置得过大或过小，在内存紧张时还会触发 IOMMU 页错误。这类问题不是纯软件能解决的，需要从 PCIe 协议层的链路协商、地址路由、DMA 映射几个层面同时排查。

我写这篇文章，就是想把这类“谁在跟你抢 PCIe”的调查思路完整讲一遍。它不绑定某个具体模型，但对所有走 PCIe 搬运数据的 AI 推理加速项目都适用。

2. PCIe 不是一根“宽带”，而是一条“多车道公路”

2.1 链路（Link）、通道（Lane）和带宽

PCIe（Peripheral Component Interconnect Express）本质是一个高速串行互连总线标准。早期 PCI 总线是 32 位并行总线，所有设备共享同一组地址/数据线，设备一多就会出现带宽争抢。PCIe 改成了端到端的串行差分信号：每一条Lane（通道）由两对差分信号组成，一对发送，一对接收。一条 Lane 在某个方向上只有一根物理通路，但是可以同时双向传输。

一条 PCIe 连接可以包含 1、2、4、8、16 条 Lane，分别写作 x1、x2、x4、x8、x16。注意这个“x”不是乘法，是 Lane 数量。你可以把一台需要较高带宽的设备想象成一辆很宽的卡车，它需要占用一整条高速公路；而 x16 就是把 16 条车道拼在一起，让大卡车可以更宽地并行通过协议层。

带宽的计算有一个很容易混淆的点：GT/s（Giga Transfers per second）不等于GB/s。因为 PCIe 物理层编码会有开销。以 PCIe Gen3 为例，每条 Lane 的信号速率是 8GT/s，但采用 128b/130b 编码，实际有效数据大约是8 * 128 / 130 ≈ 7.877 Gb/s ≈ 0.985 GB/s。所以一条 Gen3 x1 链路单向大约是 1GB/s，而 Gen3 x16 单向大约是 15.75GB/s。如果按“双向同时传输”来看，总吞吐可以翻倍，但很多工具报告的带宽是“单向有效带宽”，这一点一定要分清。

2.2 Root Complex、Endpoint、Switch 和 Bridge

PCIe 系统中，最核心的部件是Root Complex（RC）。在 x86 平台上，RC 通常集成在 CPU 内部，它负责把 CPU、内存和 PCIe 设备连接起来。RC 下游接的Endpoint（EP）是终端设备，例如 GPU、NVMe SSD、FPGA 加速卡，这些设备既有通用寄存器，也有自己的 BAR 空间和 DMA 引擎。

当一块主板只有一个 CPU 插槽，但有多个 PCIe 插槽时，CPU 通常不会给每个插槽都单独拉出 x16 链路，而是通过Switch（PCIe 交换机）把一条上游链路扩展成多条下游链路。Switch 内部有一个上游端口和若干下游端口，上游端口的总带宽是下游所有端口共享的。这就是“谁在跟你抢 PCIe”的第一个物理来源：多个设备挂在一个 Switch 下面，它们共享上游链路的带宽。

还有一种特殊情况是PCIe Bridge，它用来连接两种不同协议域，例如 PCIe 到 PCI 的桥，或者 PCIe 到 Thunderbolt 的桥。在 Linux 枚举结果里，你经常会看到PCI bridge: ...设备，它们本身不提供大带宽，只用于地址路由。

2.3 枚举过程：从 Root Port 到 Endpoint

PCIe 枚举是所有 PCIe 问题排查的起点。所谓枚举，是指 CPU 上电后，通过配置事务（Configuration Transaction）去扫描总线上到底挂了哪些设备，给它们分配总线号、设备号、功能号，并且配置 BAR 寄存器，让设备的内存空间映射到 CPU 的物理地址空间。

一个标准的枚举流程大致是：

1. BIOS 或 U-Boot 先从 Bus 0 开始扫描 Root Port。
2. 对每个 Root Port，发起配置读请求，读取 Vendor ID 和 Device ID。
3. 如果读到的数据不是全 1，说明有设备响应，继续读取 Class Code、Header Type。
4. 分配 Bus Number，让设备出现在一个唯一的BDF（Bus:Device.Function）位置。
5. 读取设备各 BAR 寄存器，确定它希望占用的地址窗口大小；然后由枚举器在地址空间中分配合适的区域并写回 BAR。
6. 使能 Memory/IO 访问，设备才能被 CPU 正常读写。

如果这一步失败，最常见的结果就是lspci看不到设备，或者能看到的设备 ID 是全FFFF。在 FPGA 平台上，设备本身是软核 IP 或者硬核 PCIe 控制器，枚举失败的源头往往在配置逻辑、复位时序、参考时钟这三个环节。

2.4 Inbound 和 Outbound：方向反了，数据就飞了

Inbound和Outbound是 PCIe 地址映射里最容易被搞反的一组概念。以 RC（主机侧）视角来看：

• Outbound是主机 CPU 发出的访问，它访问的是 Endpoint 的 BAR 空间。例如 CPU 想读 FPGA 卡上的状态寄存器，这个访问属于 Outbound。
• Inbound是 Endpoint 发出的访问，它访问的是主机内存空间，典型场景是 DMA。例如 FPGA 把推理结果写回主机内存，这个方向就是 Inbound。

在 FPGA 的AXI PCIeIP 里，尤其要分清这两个方向。很多工程把 Outbound 窗口和 Inbound 窗口配反了，结果 CPU 去读 FPGA 寄存器时读不到，而 FPGA 的 DMA 也会落到错误的内存地址上，轻则数据错了，重则触发Machine Check或Bus Error。后面第 5 节会结合竖屏短片推理的数据流再展开。

3. 谁在跟你抢 PCIe？五个典型资源竞争场景

3.1 GPU/NPU 与 NVMe 抢下行带宽

一块 PCIe Gen4 x16 的显卡，单向带宽理论约 16GB/s，一块 Gen4 x4 的 NVMe 理论单向约 4GB/s。如果它们同时挂在同一个 RC 上游，或者同一个 Switch 下面，实际能够获得的带宽并不是简单相加的值，而是受上游端口总带宽限制。

当你在同一台机器上既用 GPU/NPU 做MiniMax-H3模型推理，又连续读写 NVMe 数据集时，两类设备会共同争抢 Root Complex 内部到内存控制器的带宽。表现就是：模型推理的帧率明显降低，但 CPU 利用率并不高；同时 NVMe 的顺序读写速度也达不到标称值。这个现象说明带宽瓶颈已经出现在 PCIe 域，而不在设备内部。

对这种场景，建议在主板 BIOS 中把高带宽设备尽量放在直连 CPU 的CPU Attached插槽，而把低带宽设备放在Chipset/PCH侧，或者通过 Switch 扩展的插槽。这样至少可以让 GPU 和 NVMe 不共享同一条非常窄的上游链路。

3.2 多张加速卡共享同一上游端口

服务器里插 4 张 FPGA 或 AI 加速卡，看起来每张卡都在独立的 x16 插槽里，但如果这些插槽是经过一颗 PCIe Switch 扩展出来的，那么实际总带宽依然受限于 Switch 上游链路的宽度。例如上游是 x16，下游分拆成 4 个 x8，瞬时总带宽仍然只有 x16 的大小。

判断多张卡是否共享上游端口，可以直接查看lspci -tv。如果多张卡的 BDF 都在同一个桥设备（通常是一个 PCI Bridge）下面，它们就一定共享该桥上游带宽。对推理卡集群，建议优先选择有多个独立 Root Port 的服务器平台，而不是依赖 Switch 去扩展几十个插槽的廉价方案。

3.3 MSI/MSI-X 中断风暴

PCIe 设备的中断机制和传统 INTx 不同。传统 INTx 是边带信号，占用引脚；而 PCIe 主要使用MSI/MSI-X，设备直接向主机内存写一个中断消息，再由系统分发到 CPU。高吞吐的推理卡每秒可能产生数十万次 DMA 完成中断。如果驱动没有启用 MSI-X，或者 FPGA 逻辑里的中断向量集中在一个 CPU 上，就会出现中断风暴性能问题。

排查时看lspci -vvv的 Interrupt 部分。如果看到INTx而不是MSI-X，大概率中断配置没有生效。可以考虑在驱动里修改pci_alloc_irq_vectors的 flags，启用PCI_IRQ_MSI和PCI_IRQ_MSIX。CPU 亲和性同样重要，把处理中断的核和业务核分开，可以明显改善最大吞吐。

3.4 BAR 空间耗尽

FPGA 板卡的 BAR 如果开得太大，例如把 DDR 全部映射成 PCIe BAR，那么地址窗口可能占掉几十 GB。如果系统里有多张这样的卡，又开了 IOMMU/大页内存，BAR 空间紧张就会导致设备在枚举阶段无法分配地址窗口，最终设备在lspci里显示为 disabled。

在生产项目中，更推荐只映射必要的控制寄存器和描述符环形缓冲区，大量数据通过 DMA 搬运，不要把整个 DDR 都暴露给 PCIe。如果必须映射大块连续内存，可以在设备树或 BIOS 里预留指定的地址窗口。

3.5 ACS：虚拟化隔离引入的“副作用”

ACS（Access Control Services，访问控制服务）是 PCIe 规范里用于虚拟化隔离的机制。正常情况下，启用 ACS 可以防止一个 Endpoint 直接访问另一个 Endpoint，提升隔离性。但在某些系统中，尤其是 Linux 内核开启了ACS override或者固件默认打开了 ACS 的硬件平台，下游设备之间可能出现路由失败、设备不可见、DMA 无法完成等兼容性问题。

热词里出现的“pcie acs 冲突”“pcie acs 无法打开”“pcie acs 使能”其实就是这类问题。在 x86 服务器上，如果开启 ACS 后某个插槽上的 FPGA 卡无法枚举，可以先尝试关闭 BIOS 里的ACS、SR-IOV相关选项，或在内核启动参数里关闭pcie_acs_override的等同效果，再对比lspci结果。在 FPGA 端，也要检查 Endpoint IP 的 ACS 寄存器默认值是否被意外使能。

4. 从枚举原理到实战：Zynq/FPGA 上 PCIe 设备不识别怎么查

4.1 在 Zynq 上，CPU 侧的 PCIe 控制器类型

Zynq-7000 系列内部集成了硬核 PCIe 控制器，通常工作在 Root Complex 模式，从 PS（处理系统）侧引出 PCIe。而如果是普通的 FPGA 芯片，比如 7 Series 或 UltraScale 系列，一般是在可编程逻辑里例化AXI Memory Mapped to PCIe或者AXI PCIeIP，把 PCIe 配置成 Endpoint，再连接到 x86 主机的 PCIe 插槽。

两种模式的枚举责任完全不同。在 Zynq 作为 RC 的系统中，枚举工作由 U-Boot 或 Linux 内核完成；在普通 FPGA 作为 EP 的系统中，枚举由主机 BIOS 完成。所以“在 Zynq 上调试 PCIe 设备不识别”，要先搞清楚你用的是PS PCIe硬核，还是PL AXI PCIeIP，因为两者对clk,reset,config space的处理方式差异很大。

4.2 最小验证步骤：参考时钟、复位、配置空间

遇到设备不识别，不要急着去改驱动。正确的排查顺序是：

1. 确认参考时钟100MHzPCIe 时钟已经送达 FPGA。用示波器测量，或者查看时钟芯片的锁定状态。
2. 确认复位时序。PCIe 规范要求PERST#引脚在参考时钟稳定后至少保持100ms的低电平再释放。
3. 用lspci -nn看主机能否读到 Vendor ID / Device ID。如果读到的是ffff，说明配置请求没有得到设备响应，问题在物理层或链路训练阶段。
4. 用lspci -vvv查看LnkSta，确认链路速率和宽度是否是协商值。如果显示速度只有2.5 GT/s（Gen1），但设计预期是5 GT/s（Gen2），说明链路训练没有达到最高速率。
5. 在 FPGA 逻辑里增加一个简单的 LED 指示link_up信号，配合主机命令实时判断链路状态。

4.3 常用命令与日志分析

主机侧，我习惯先跑这一组命令：

# 查看整棵 PCIe 树结构 lspci -tv # 查看指定设备的所有配置信息 lspci -s 01:00.0 -vvv # 查看设备 ID / 驱动信息 lspci -nnk -s 01:00.0 # 查询内核日志中的 PCIe 相关消息 dmesg | grep -i pci # 监听 PCIe 错误相关事件（内核支持时） journalctl -k | grep -i "PCIe Bus Error"

如果lspci能看到设备，但访问时总线错误，可以进一步用setpci读取配置空间：

# 读取 Vendor ID 和 Device ID setpci -s 01:00.0 0x00.w setpci -s 01:00.0 0x02.w # 读取 BAR0 的值 setpci -s 01:00.0 0x10.l # 读取链路状态寄存器（Capability 中，具体偏移取决于能力链表） setpci -s 01:00.0 CAP_EXP+0x12.w

需要提醒的是，setpci直接操作配置空间，属于底层调试动作。在生产服务器上操作前，务必确认设备是对应目标设备，避免误写导致系统异常。

4.4 Vivado 中 AXI PCIe 例程的配置要点

在 Vivado 里使用AXI PCIeIP 时，有几个关键配置项直接决定枚举是否成功：

• Reference Clock：必须选择与主板一致的方向。如果是 EP 模式，通常使用100MHz外部时钟。
• BARs：按需配置 BAR0/BAR1 大小。建议先把 BAR0 设成1M或4K，验证枚举和寄存器读写，再扩大到要映射的内存窗口。
• DMA：如果例程自带的 DMA 通道使用 AXI Memory Mapped 接口，需要注意地址位宽和Max Payload Size的匹配。
• Completion Timeout：主机发起读请求后，如果 FPGA 在超时时间内没有返回完成包，主机会报告Completion Timeout。排查时把这个超时值调大，可以过滤一类“慢响应”问题。

创建好 bitstream 后，我一般先在主机命令行上看一次lspci -vvv，确认Capabilities: [c0] Power Budgeting、MSI-X等能力已经出现。如果这些能力缺失，说明 FPGA 侧配置空间内容不对，通常是 AXI 地址与配置寄存器没有正确连接。

5. MiniMax-H3 竖屏短片场景：真正的瓶颈是数据搬运

5.1 为什么竖屏短片对 PCIe 吞吐要求高

MiniMax-H3在这里可以理解为一种需要部署在 PCIe 加速卡上的模型载荷。假设你要处理的是 9:16 的竖屏视频，单帧分辨率按 1080×1920 计算，RGB888 格式下，一帧未压缩数据大约是1080 * 1920 * 3 ≈ 6.2MB。如果一次批处理 32 帧，就是接近200MB的数据要从主机内存搬运到加速卡 DDR；推理完成后，输出的特征图或多帧结果又需要从卡内搬回主机。

这还没算模型权重和中间激活值的读写。一个稍大一点的模型，权重可能就有几 GB，在加载权重和推理过程中，PCIe 需要反复搬运这些数据。可以发现，视频生成/推理类任务和普通文本类任务最大的不同，是单位请求的数据量远大于文本 token 的数据量，因此对 PCIe 带宽和 DMA 效率极其敏感。

5.2 Inbound/Outbound 映射与 DMA 描述符

在 FPGA 端，要让加速卡能够通过 DMA 访问主机内存，必须在 FPGA 的AXI PCIeIP 中配置好 Inbound 地址窗口。常见的错误有两种：

一是地址窗口基准配错。例如主机有 64GB 内存，但 FPGA 的 Inbound 窗口最高地址只配到 4GB，导致 DMA 落到 4GB 以上的内存时无法访问。

二是 DMA 描述符的地址没有使用一致内存（coherent memory）或锁页内存。当驱动传递的缓冲区地址没有pci_map_single或dma_alloc_coherent，内核可能不会为 DMA 保持物理地址连续，FPGA 拿到的地址只是一个不稳定的临时映射，数据就会错乱。

一个稳定的投递流程应该是：

// 驱动中使用 DMA 一致性映射分配缓冲区 dma_addr_t dma_handle; void *cpu_ptr = dma_alloc_coherent(dev, buf_size, &dma_handle, GFP_KERNEL); // 把 dma_handle 写入 FPGA 的描述符寄存器 writel(lower_32_bits(dma_handle), fpga_bar + DESC_ADDR_LO); writel(upper_32_bits(dma_handle), fpga_bar + DESC_ADDR_HI);

这段代码展示了最核心的一步：CPU 侧拿到的cpu_ptr用于写数据，dma_handle用于 FPGA 读取。绝不能用virt_to_phys直接拿内核虚拟地址的物理地址，因为在高版本内核和 IOMMU 平台上，这会导致 DMA 地址失效。

5.3 优化 PCIe 数据通路的四个方向

当确认模型本身可以正常推理后，性能优化通常分四步走：

第一，确保链路带宽足够。lspci -vvv查询LnkSta是否符合设计速率和 Lane 数。如果协商失败变成 x1，性能会直接下降数倍甚至十几倍。

第二，调整Max Payload Size（MPS）和Max Read Request Size（MRRS）。PCIe 的读写事务是按 TLP（事务层包）拆分的，MPS 决定一个写 TLP 最大携带多少数据，MRRS 决定一个读请求返回的最大数据量。FPGA 的 AXI 总线位宽和 MPS 匹配时，DMA 效率最高。

第三，使用大块 DMA 而不是逐帧小事务。一帧 6MB 数据，拆成 4KB 的小 TLP 会产生海量协议开销；尽量用连续 DMA 通道一次搬运大块内存，并配合多描述符环形队列。

第四，把 CPU 中断和内存绑定到同一 NUMA 节点。如果主机是多路 CPU，加速卡挂在 CPU0 的 Root Port，内存申请也应该在 CPU0 所在节点，否则跨 NUMA 访问会让实际吞吐减半。

5.4 竖屏短片推理的一个真实数据流

一个完整的竖屏短片推理请求，经过 PCIe 的数据流如下：

主机内存(推理视频帧) -> PCIe Inbound DMA（FPGA 发起） -> FPGA DDR -> 模型推理引擎 -> FPGA DDR -> PCIe Inbound DMA 回传结果 -> 主机内存(输出特征/编码结果)

如果你在调优时发现，帧率低且 CPU 使用率不高，重点查第一个箭头和最后一个箭头。用perf top看是否有大量copy_user或ehci_hcd类似的中断处理；用lspci -vvv看设备是否频繁上报UR Signal、Internal Error；再用nvidia-smi dmon或 FPGA 厂商工具看板卡侧吞吐计数。

要多说一句：MiniMax-H3的具体模型结构和推理引擎实现，以官方发布为准，这里不展开模型细节。但从工程上看，视频生成/推理任务对 PCIe 带宽的高消耗是确定的，这也是很多项目从 CPU 解码推理转向 FPGA/NPU 异构加速后，最先暴露出来的 PCIe 瓶颈。

6. 常用调试命令与“三板斧”

6.1 三板斧：看链路、看 BAR、看 DMA

遇到 PCIe 性能或识别问题时，先执行这三个动作：

# 第一板斧：看链路是否达到预期 lspci -s 01:00.0 -vvv | grep LnkSta # 第二板斧：看 BAR 是否被正确分配 lspci -s 01:00.0 -vvv | grep -i "Region" # 第三板斧：看错误日志 dmesg | tail -n 100 | grep -i pci

LnkSta如果显示8 GT/s, x16，说明链路正常；显示2.5 GT/s, x1，说明链路协商或物理连接有问题。BAR 如果显示disabled，说明枚举时没有成功分配地址窗口。而错误日志能直接告诉你故障窗口。

6.2 压测脚本：验证 PCIe 链路稳定性

只通电不跑数据，无法暴露 PCIe 问题。建议准备一个简单的读写测试脚本，先在加速卡 BAR 空间上做寄存器读写，再通过 DMA 做持续大块内存搬运。下面是一个通用思路：

#!/bin/bash # 压力测试思路：循环读取 PCIe 配置空间并执行 DMA 读写 DEV="01:00.0" for i in $(seq 1 1000); do # 读取 Vendor ID，应始终返回正确的值 VENDOR=$(setpci -s "$DEV" 0x00.w) if [ "$VENDOR" == "ffff" ]; then echo "ERROR: device disappeared at iteration $i" exit 1 fi sleep 0.01 done echo "PCIe stability check passed"

这个脚本只能在已经确认安全的测试服务器上运行，并且要提前确认目标设备就是你要测的设备。

6.3 结合 PCIe testsuite 做链路压力测试

如果你是 FPGA 设计人员，还可以在主机的 Linux 下用开源或厂商的PCIe testsuite工具对 Endpoint 进行连续 TLP 读写。这类工具会构造大量 Memory Read/Write、IO Read/Write 请求，用来验证 FPGA 的AXI PCIeIP 在长时间高负载下是否会出现UR (Unsupported Request)、CA (Completion Abort)等错误。压测通过后，再接入MiniMax-H3推理，能更大概率避免踩到 PCIe 层的雷。

7. 常见问题与排查对照表

这张表没有覆盖所有场景，但覆盖了项目中最常见的 8 类。建议读者遇到问题时，先把“设备能不能枚举”“链路协商是几 GT/s、x几”“BAR 是否分配成功”这三件事查清楚。这三件是 PCIe 的基石。

8. 最佳实践与工程建议

8.1 硬件设计阶段

如果你在 FPGA 侧做 PCIe Endpoint，硬件设计阶段就要考虑好参考时钟是使用板上晶振还是主机提供的 100MHz。常见错误是主机端已经提供了参考时钟，FPGA 板上又装了一颗晶振，两路时钟相位/频率跳变导致链路协商失败。另外，PERST#信号必须能在上电稳定后可靠拉低再拉高，很多板卡问题都来自复位管理电路。

8.2 驱动与固件阶段

在驱动里，请务必使用pci_enable_device、pci_set_master、dma_set_mask_and_coherent三件套。不要自己直接用ioremap访问 BAR，而要用pcim_iomap等 PCI 辅助接口。DMA 缓冲区必须用一致映射或流式映射，并正确选择 32 位还是 64 位 DMA 掩码。

8.3 系统拓扑规划

AI 推理服务器里，把 GPU/NPU/FPGA 这类高带宽设备放在 CPU 直连的 Root Port 下，把 NVMe 和低速网卡放在 PCH 侧。如果必须用 PCIe Switch，优先选上游 x16 的 Switch，并且避免多张卡同时跑满带宽。更重要的是，给每个高带宽设备预留独立中断资源，不要让所有设备都挤在同一个 CPU 中断向量上。

8.4 安全与权限提醒

文中的所有调试命令，尤其是setpci和直接写配置空间的操作，只应在你有权限管理的测试环境服务器上执行。生产环境改动 BIOS 选项、启用或关闭 ACS 都有可能影响其他业务，必须经过变更评审、备份配置，并准备回滚方案。对 FPGA 的 bitstream 更新，更是要先在测试板上验证枚举和压测，再升级到量产设备。

9. 总结

回到标题的问题：谁在跟你抢 PCIe？答案是，你看到的所有共享同一条链路的设备都在“抢”，但真正让设备不可用或性能暴跌的，往往是链路协商失败、BAR 窗口冲突、DMA 方向配错这几个底层原因，而不是模型代码本身。

这篇文章从 PCIe 的链路和枚举原理讲到了 Zynq/FPGA 平台上的设备不识别调试，再用MiniMax-H3竖屏短片推理场景展示了为什么数据搬运会成为瓶颈。希望你能收下单看这个清单：先看 LnkSta、再看 BAR、最后看 DMA 映射，三层查完再怀疑算力。把这两张表截图存下来，下次调试 PCIe 时你会回来感谢自己的。