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测试芯片这个词，在半导体圈子里几乎天天被提。我刚入行那会儿，以为它就是用来验证芯片功能的“小样”，干了一段工艺整合之后才明白，测试芯片（Test Chip）更准确的说法是放在晶圆上的一张“体检表”，而这张体检表里最核心、最标准化的那几项检查，就是PCM——Process Control Monitor，工艺控制监视结构。每一片晶圆从流片线出来，无论最终跑什么产品，划片槽位置都会附赠一连串这种测试图形，它们沉默地记录着整道工艺好不好，器件参数有没有偏移，哪一步成膜或蚀刻的均匀性出了问题。对做工艺开发的人来说，PCM数据不是电子表格里的几行数字，而是一手最直接的诊断结论。

这篇文章我想把测试芯片和PCM这件事从头到尾捋一遍，包括它由哪些结构组成、测试怎么跑、数据怎么看、异常怎么查，以及我在实际项目里踩过的一些坑。适合刚接触半导体工艺的工程师、芯片设计里负责测试验证的同学，以及想了解晶圆厂“幕后工作”的从业者。

1. 测试芯片的核心价值：为什么说它是工艺开发的“体检表”

1.1 从晶圆上的测试图形说起

一片晶圆经过光刻、刻蚀、薄膜沉积、离子注入、化学机械抛光这些流程之后，上面除了真正要出货的功能芯片，还会在固定位置放上一排排专门用于测试的图形。这些图形有的分布在晶圆划片槽（scribe line）里，有的会单独划出一个Test Chip区域来承载。它们由标准的晶体管、电阻、电容、接触孔链、金属蛇形线等结构组成，不参与任何产品功能，唯一的任务就是告诉你工艺做得好不好、参数漂没漂。

我经常把这类结构比作体检抽血时的化验项目。功能芯片好比一个人平时的运动表现，PCM则是血常规、肝肾功能这些基础指标。一个人可能精神抖擞看起来没事，但化验单上的某个指标已经悄悄偏离了正常范围；同样，某一批晶圆的功能芯片良率暂时没崩，但PCM上的Vth漂移趋势如果没人管，下一批可能就是大面积失效。工艺开发阶段尤其依赖这套“化验单”，因为此时功能芯片本身还没有成熟的设计，工程师需要靠测试芯片快速获得器件级、薄膜级的最底层数据，来判断每步工艺是否达到既定目标。

晶圆上测试图形的摆放密度和位置也有讲究。量产产品一般只在划片槽放一套标准PCM，位置固定、数量有限；而工艺研发阶段的Test Chip则可以做得很大、很全，甚至单独占一块光罩区域，目的就是把器件尺寸、结构组合、工艺条件的覆盖范围尽可能铺开，把风险在研发阶段就暴露出来。

1.2 PCM、Test Chip、WAT 的关系与分工

这三个词经常被混着用，但严格来说分工不太一样。

Test Chip是总称，泛指所有用于工艺评估的芯片或模块，包含PCM、可靠性专用测试结构和专门的器件矩阵。它更多出现在研发端，设计自由度大，内容可以非常丰富。

PCM是Test Chip里的核心监控模块，对应Process Control Monitor，通常是一组结构紧凑、pad数量有限的测试图形。它的特点是标准化、固定化，适合在量产线上快速重复测试，用来监控晶圆间、批次间的参数波动。

WAT是Wafer Acceptance Test，晶圆验收测试，是量产阶段对PCM结构的例行电测动作。晶圆做完前段和后段工艺之后，在晶圆厂出货前必须跑一遍WAT，确认关键电学参数在规格范围内，否则这批晶圆不能进入封装。

我自己的理解更简单：Test Chip是工艺开发手里可自由组合的“体检套餐”，PCM是其中固定不变的“基础套餐”，WAT则是拿着这套“基础套餐”去给每一片量产晶圆定期打卡。知道这个关系之后，看一些英文资料里的描述就不会绕晕了。

2. 测试芯片里到底放了什么：核心结构设计拆解

2.1 几类必备测试结构与测试对象

一块合格的Test Chip通常包含以下几类核心结构，我按最常用的顺序列出来：

单管器件是PCM里最基础也最重要的结构。通常会把不同沟道长宽比、不同指对数的晶体管排列成阵列，分别测量阈值电压Vth、饱和电流Idsat、关态漏电Ioff等参数。只要晶体管的电学特性正常，说明栅氧、栅极、源漏注入、侧墙、硅化物这些核心模块基本在线。

环形振荡器是一个把奇数个反相器串联成环的电路，不需要额外时钟输入就能自己振荡。它的频率直接反映逻辑门的快慢，是衡量器件驱动能力和寄生电容综合效果的快捷窗口。做工艺开发时，RO频率往往和产品最高工作频率显著相关，所以大家格外关注。

接触孔链和金属蛇形线更多用来检查互连工艺。接触孔链如果出现一个孔刻蚀不净、阻挡层没做好，整条链的电阻就会明显升高，严重时直接开路。金属蛇形线则对金属线宽变化和金属间颗粒很敏感，电阻偏高往往是线宽偏细或存在残留，漏电偏大则可能是介质隔离出了问题。

SRAM单元阵列在先进工艺里越来越重要，因为SRAM是芯片里最密集、最规则的结构，对工艺偏差的容忍度最低。通过测试SRAM的良率和失效bitmap，可以直观看到某个区域、某种图形的失效pattern，这对光刻聚焦、刻蚀负载效应等问题的定位非常有帮助。

2.2 版图摆放与设计规则里的细节讲究

测试结构的版图设计看起来不难，但实际踩坑的地方不少。首先是摆放位置。同一个测试结构放在晶圆中心、边缘和缺口附近，测试结果会不同，因为刻蚀速率、CMP抛光速率在晶圆面上天然存在径向差异。所以Test Chip里必须把关键结构复制多份，分布在中心到边缘的不同位置，才能评估工艺均匀性。

其次是版图规则不能和产品脱节。有些工程师在设计测试芯片时贪图方便，把晶体管画得又大又宽松，测试结果很好，但产品里的实际晶体管因为光学邻近效应，尺寸已经严重偏离设计值。为了避免这种情况，测试结构本身要模拟真实产品的版图环境，尽量在结构周围加一圈类似密度分布的dummy图形。

探针PAD的尺寸也很关键。量产PCM的PAD通常设计在40微米到60微米见方，太小了探针扎不准，太大了占用面积。PAD的叠层最好和产品bond pad一致，避免因为顶层金属厚度或氧化层状态不同导致接触电阻差异。如果做小PAD版本，测试时探针台的扎针精度和力度都要重新验证。

还有一点容易被忽略：测试结构的金属连线要尽量短，连线电阻要远小于待测结构本身的电阻。测量低阻值器件时，一根长金属线引入的附加电阻可能比器件本身还大，这时就需要采用开尔文（Kelvin）四端测试结构，把力线和感线分开，才能得到准确数值。测试芯片设计阶段的这个决策，直接决定后期测试数据的可信度。

3. PCM 参数测试怎么跑：硬件、流程与关键参数

3.1 探针台、SMU 与测试流程

PCM电测的核心硬件是探针台、半导体参数分析仪（SMU/PA）和开关矩阵。探针台负责把晶圆固定、对准，并让探针准确扎在PAD上；SMU提供电压或电流激励，同时测量对应的电流或电压；开关矩阵负责在多根探针和多个测量通道之间快速切换。

测试流程大概是这样的：先把晶圆传送到探针台的卡盘上，利用晶圆上的对准标记进行光学对准，然后探针接触第一组PAD，SMU按程序施加激励并采集数据，完成后探针抬起，平台步进到下一个位置继续测试。整个过程完全由测试程序自动控制。量产WAT一套PCM大概几十秒到几分钟，研发用的大面积Test Chip可能要跑好几个小时。

连接逻辑上有几个关键点。SMU到探针之间的线缆要尽可能短，减少寄生电容和电感；整个系统必须有良好的地线连接，避免噪声耦合导致微小电流测不准。对于低电流测量，比如测Ioff漏电，还要考虑探针台本身的漏电流和湿度影响。我在实测中遇到过，环境湿度高了之后，氧化层表面吸附水汽会让漏电测量值明显偏大，所以有些高要求的测试需要在干燥空气或氮气环境下进行。

温度控制同样是容易被忽略的环节。晶体管参数对温度很敏感，阈值电压随温度升高而降低，饱和电流则随温度升高先增后降。量产测试一般在室温下进行，但研发测试芯片做特性分析时，往往需要25摄氏度、85摄氏度、125摄氏度多组数据，用来评估工艺的热稳定性。如果测试时机台内部温度不稳定，测出来的数据很难有说服力。

3.2 晶体管与互连参数测试方法和计算逻辑

先说晶体管。四个最常用参数是阈值电压Vth、饱和电流Idsat、关态漏电Ioff和亚阈值摆幅SS。

Vth的测量方法有几种，常见的是恒定电流法和线性外推法。恒定电流法把Vth定义为漏极电流达到某个参考值时的栅电压，参考值通常取W/L乘以100纳安左右；线性外推法则在低漏压下测Id-Vg曲线，找到跨导最大值点做切线，外推到Id等于0处得到Vth。不同方法得到的Vth数值不一样，同一批数据必须用同一种定义来比较。

Idsat通常指器件工作在饱和区时的最大电流，比如Vgs=Vds=0.9伏（对90纳米工艺节点常是1.2伏或1.8伏）时测得。这个值直接反映器件的驱动能力，也是产品速度的重要指标。Ioff就简单直接：把栅极接到地，漏极接工作电压，量到的漏电流就是关态漏电。先进工艺对Ioff要求非常严格，单个器件常常要小于每微米几十皮安到几纳安。

接触电阻Rc的计算逻辑要特别注意。测试一个由许多个接触孔串成的链电容，链的总电阻是线电阻加所有接触电阻的加总。要算单个孔的接触电阻，通常需要准备不同孔数的链结构，用总电阻对孔数做线性拟合，斜率就是单个孔电阻，截距则是线电阻部分。还有一种更精确的方式是用开尔文电阻结构，直接在接触孔两端做四端测量。

对电容结构，主要测电容密度（单位面积电容值）和击穿电压Vbd。Vbd测试不能用太快太猛的斜坡，否则介质层击穿前的缺陷来不及充分体现。测试时从低电压开始阶梯式加压，漏电流出现急剧跳变的那个点就是击穿电压。介质膜厚的变化可以从电容密度反推出来，所以PCM电容参数也是监控薄膜厚度的间接手段。

4. 怎么看 PCM 数据：从 wafer map 到工艺根因

4.1 数据分布的三种关键读法

测试数据跑出来之后，最忌讳直接拉平均值写报告。看PCM数据，我习惯分三个维度来读。

第一是看Wafer Map。把某个参数在晶圆上的空间分布画成等高线或色块图，能立刻看出工艺均匀性的问题。比如中心偏快、边缘偏慢，或者某个特定扇区有明显异常，这些空间pattern往往直接对应到某个工艺腔室的加热不均匀、刻蚀气体流场异常或CMP压力分布失衡。

第二是看分布图。同一片晶圆上的数据做直方图或箱线图，能发现是否存在双峰分布。正常工艺数据应该是单峰、接近正态；如果出现双峰，十有八九是机台状态跳变或工艺切换导致部分晶圆或部分区域异常。双峰问题只看平均值是发现不了的，所以要养成画分布图的习惯。

第三是看趋势图。把多个批次、多个槽位的PCM数据按时间顺序排列，用控制图方式监控，能提前发现机台状态漂移。比如某台刻蚀机的腔室随着射频时间增加，匹配状态逐渐变化，刻蚀速率缓慢下降，反映到PCM上就是接触孔链电阻每周上升一点。这种漂移如果不看趋势，往往要等良率真正下降才被发现，那就晚了。

另外，对比不同PCM结构之间的相关性也很有意思。比如Idsat上升的同时Ioff也在上升，说明器件可能因为尺寸偏小而变得更快但也更漏电；如果Idsat下降但Vth不变，则更可能是迁移率或寄生电阻的问题。相关性分析能帮你把根因范围迅速缩小。

4.2 从异常分布反推工艺问题的经典思路

PCM数据异常时，反推工艺根因是工艺整合工程师的核心工作。我遇到过不少情况，也总结出一些还比较通用的排查思路。

如果发现Idsat整体下降，先看Vth是否漂移。Vth正常的话，重点查沟道长度、侧墙厚度和源漏外延。沟道做长了，Idsat一定会降；侧墙偏厚会让Lightly Doped Drain区域变长，也会增加串联电阻，同样导致电流下降。如果Vth也漂了，那就要往前查栅氧化层厚度、栅极功函数金属和沟道掺杂浓度。

如果是接触孔链电阻偏高，优先考虑光刻和刻蚀环节。孔底残留氧化层、阻挡层过厚、金属填充不完全，这些都会让接触电阻上升。可以对比不同孔尺寸、不同孔密度的链结构数据，来判断是哪种图形的负载效应更严重。

如果是漏电普遍偏大，看具体是栅漏电、源漏漏电还是边缘漏电。栅氧漏电大说明栅氧化层质量或厚度有问题；源漏漏电大通常是结漏电，可能和离子注入损伤或热预算偏高有关；边缘漏电则要怀疑浅沟槽隔离的边角刻蚀和填充质量。

还有一个长教训：数据异常时先排除测试本身的问题，再去找工艺的问题。有一次我们排查一批晶圆接触电阻异常偏高，模型分析做到一半才发现是探针台卡盘接触不良，地线连接不稳导致测量回路电阻很大。测试系统造成的假异常，很多时候比真实工艺异常更难定位，因为它往往和工艺数据混在一起，呈现某种看似有规律的pattern。所以每次数据异常，第一步永远是重新测几片可疑晶圆，确认可重复性之后再启动工艺归因。

5. 实战叨叨：常见问题与长期积累的经验

5.1 探针与器件失效导致的测试失真

做PCM测试这么多年，印象最深的就是测试失真问题。

探针本身是消耗品，针尖用久了会氧化、磨损、沾上样片上的颗粒，接触电阻会逐渐变大。对于测量金属电阻这类低阻结构，探针接触电阻偏高会直接把测量值顶上几个欧姆，很容易被判异常。解决办法是定期清洁探针，测试程序里定时做接触电阻校验，发现异常就自动报警提醒换针。

PAD表面氧化同样是干扰源。晶圆做完顶层金属后，如果存放时间过长或者环境湿度过大，PAD表面会形成很薄的氧化层，探针扎下去首测可能接触不好，多扎几次或者加大扎针力才有改善。所以量产测试程序里，有时会针对低阻结构预设两次扎针策略，第一次用于破坏氧化层，第二次才真正测量，不过这样会延长测试时间，需要权衡。

静电损伤也是低频但致命的失真来源。探针台自动移动过程中，摩擦起电或者操作人员不戴防静电手环，都可能产生几千伏静电，直接打穿栅极氧化层。带ESD保护结构的器件测试时影响不大，但PCM里的单管器件通常没有保护，一打一个坏。轻型损伤可能只是Vth轻微漂移，重则完全失效。所以干净的测试环境、规范的接地措施、以及插入式ESD保护在测试机台设计里都是必须的。

此外，测试程序里的force电压和compliance设置也值得检查。如果不小心把漏极电压设置过高，可能在测量过程中就对器件造成热击穿或迁移率损伤，导致后面所有数据都不可信。

5.2 数据处理与测试芯片设计里的实用建议

关于数据处理，我先说几个常见错误。第一，直接删除离群点而不溯源。离群点有时是探针接触异常，有时是真实缺陷，可以直接用光学复检或者重新测量来确认，不能简单无视。第二，只报平均值。平均值掩盖分布形态，分布展宽往往是工艺问题的早期信号。第三，忽略PCM结构与产品图形的差异。测试结构版图如果跟产品差异太大，测试结果再好也无法代表产品，这也是测试芯片设计阶段经常被质疑的地方。

测试芯片设计我建议从几个方面做长期规划。一是做结构矩阵，把器件尺寸、图形密度、周边环境都做排列组合，虽然面积占用大，但数据价值高。二是设置参考模块，每个Test Chip里都放一组标准参考结构，便于批间校准。三是建立历史数据库，每片量产晶圆的WAT数据、每轮研发Test Chip的PCM数据，都应该按统一格式保存，这样后续做趋势分析、寻找历史相似案例会极其方便。我见过不少团队前面跑了十轮流片，最后想回头比对数据时，发现格式混乱找不到当初的原始文件，非常可惜。

还有一点关于测试参数选型。不要贪多求全，每一块Test Chip面积有限，应该把测试资源重点放在当前研发阶段最关心的问题上。比如早期工艺验证阶段，多放器件阵列和IV测试结构；到了良率爬坡阶段，再增加SRAM阵列和失效列表分析。测试芯片跟随工艺成熟度演进，比一步到位更实际。

最后再分享一点个人体会

PCM测试这个工作，看起来就是“把探针扎上去、读个数”，但真正做好需要懂器件物理、懂工艺集成、还要对测试系统和数据分析相当熟悉。我个人的习惯是，每次拿到一批数据，先花二十分钟看wafer map和趋势图，在头脑里形成一个初步判断，再去看具体数值是否符合预期。很多时候，数据里已经写好了答案，只是需要你耐心读出来。

如果你刚开始接触测试芯片和PCM，不用急着把所有参数都弄明白，先把晶体管核心参数和接触孔链这两个结构吃透，抓住“工艺变了，数据会怎么变”这条主线，后面扩展起来会很快。至于那些踩过的坑，比如探针老化、环境湿度、数据格式混乱，都是时间积累出来的课题，踩过一次就会长记性。测试芯片这行没有太多捷径，多测、多看、多复盘，数据和工艺之间的那层窗户纸捅破了，你会觉得它比想象中有趣得多。