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上周项目评审，一个做模拟模块的同事指着仿真图问我：这颗片内LDO的PSR在1kHz有-75dB，怎么到10MHz就只剩下-30dB，而且不管怎么调环路增益，地板都压不下去。这个问题我太熟了——半年前我自己也卡在这里。把零散的仿真结论串起来之后，我发现片内电容LDO的PSR其实非常适合用"拆路径+分频段"的直觉框架来理解：纹波到底从哪里进、环路在哪一段还有能力压制、最终的地板是谁决定的，每一块都能对应到具体的电路细节。这篇文章就把这套框架写出来，适合做电源管理、SoC模拟IP或者刚接触LDO设计的工程师参考。你不用记一堆传输函数，先建立正确的直觉，再看公式和仿真结果就会顺很多。

1. 从外部大电容到片内电容，PSR的玩法全变了

1.1 外挂1µF时代的"躺赢"

传统LDO设计里，输出端挂一个1µF甚至10µF的陶瓷电容是天经地义的事。这颗电容对PSR的贡献被很多人低估了。它的存在意味着：无论功率管那条路漏过来多少高频电流，无论Cgd直通了多少纹波，到了输出节点都会被这颗大电容按到地，形成一个以输出电阻和输出电容决定的低通极点。

粗略算一下：输出极点 f_p ≈ 1 / (2π · RL · CL)。100mA负载、1V输出时RL只有10Ω，挂1µF电容，极点频率在16kHz左右；10kHz以上的纹波电流大部分被电容旁路掉，根本来不及变成输出电压扰动。这就是为什么很多老工程师在外挂电容LDO上不太焦虑高频PSR——输出电容分担了大部分"脏活"。

更重要的是Cgd直通那条路的分析。高频时输入纹波通过功率管栅漏寄生电容Cgd直接耦合到输出，等效成一个电容分压器：vout/vin ≈ Cgd / (Cgd + CL)。功率管做到几百微米宽，Cgd大约1pF量级，1µF的输出电容把这条路的极限压到了-120dB以下。仿真和实测都很难碰到这个地板，于是大家默认PSR的设计余量很大。

1.2 片内电容让"没办法偷懒"的部分浮出水面

片上集成场景完全不一样。SoC里给某个模拟模块或小逻辑域供电的LDO，输出电容通常只有20pF到200pF——这个面积预算在先进工艺里已经很心疼了，再大就要占用宝贵的die面积。

20pF什么概念？还是100mA负载、1V输出，RL = 10Ω，输出极点直接飞到800MHz。在这个频段里，输出电容对绝大多数实际关心的纹波（开关电源的几百kHz到上百MHz，数字模块的串扰噪声）几乎没有滤波能力。也就是说，以前靠外部大电容"躺赢"的那部分PSR，现在必须完全靠环路和功率管本身挣回来。

Cgd分压地板也跟着变差。CL = 20pF时，Cgd = 1pF的功率管给出的地板只有-26dB；就算把输出电容加到200pF，地板也就是-46dB左右。这个数字和外部电容方案的-120dB差着十万八千里。很多人在仿真里看到高频PSR"怎么也压不下去"，其实就是撞上了这堵墙。

1.3 术语先对齐：PSR、PSRR、纹波抑制

讨论这个问题前必须把术语说清楚，因为初学者经常混用。

• PSR（Power Supply Rejection）：严格讲就是输出对电源的小信号传输函数，vout/vin，单位dB。LDO手册里通常给的就是这个。
• PSRR（Power Supply Rejection Ratio）：这个词源自运放语境，定义为差模增益除以电源到输出的增益。对LDO来说，输出本身没有"信号增益"的概念，再用PSRR容易产生误解。业内习惯上两者混用，但你要知道自己测的到底是什么。
• 纹波抑制：通常特指对某个具体频段（比如开关电源的开关频率处）的输出纹波衰减量，是PSR在某一点上的应用读数。

我自己的习惯是：所有仿真和讨论都以PSR = vout/vin为基准，不引入PSRR那个容易混淆的定义。手册上标的"XX dB @ 1kHz"，一定还隐藏着负载电流、压差、温度等条件，同一颗LDO在不同条件下PSR能差出20-40dB，这个后面专门说。

2. 输入纹波的每一条路，都值得单独画出来

我一直觉得，PSR之所以难理解，是因为大家盯着"环路增益够不够高"这一个旋钮，但电源纹波进到输出实际上是多路并行的。把每一条路单独画出来，整个问题就清晰了。

2.1 第一条路：功率管沟道电阻ro的直通

PMOS功率管本质上是一个受栅压控制的电流源，并联着一个有限的输出电阻ro。电源电压变化时，即使栅极完全不动，流过ro的电流也会跟着变：id = (vin - vout) / ro。

这条路的增益在低频时等于RL和ro的分压：vout/vin ≈ RL / (ro + RL)。功率管做得宽，ro可以到几十kΩ甚至几百kΩ；负载重时RL只有几十Ω，分压比很小，这条路本身并不可怕。但要注意两个极端：轻负载时RL很大，这条路的分压比接近1，PSR天然变差；工作在dropout区时ro急剧下降，这条路的直通增益也向1靠拢，PSR基本崩溃——这是后话。

好消息是，这条ro路径是"慢路径"，环路完全有能力压制它。只要环路增益够大，ro造成的输出电压扰动会被反馈到栅极、通过调整功率管电流反向抵消。低频时这条路的贡献约等于"环路增益分之一"。

2.2 第二条路：栅极与电源的相对运动（gm那条路）

这是理解PMOS LDO高频PSR最核心的一条路，也是大多数人没想透的地方。

PMOS功率管同时也是跨导放大器：id = gm_p · vsg，其中vsg = vin - vg。电源纹波进来后，真正决定gm路径贡献大小的，不是gm_p本身，而是栅极vg和电源vin之间的相对运动。

• 如果栅极完美跟随电源（vg = vin），vsg纹波 = 0，gm路径彻底关闭，功率管就像一个纯电阻ro在工作，这是最理想的情况。
• 如果栅极被钉死不动（vg = 0），vsg = vin，gm路径被完全激活，电源纹波通过跨导变成电流注入输出节点：vout = gm_p · vin · Zout。这个量级通常比ro直通大一到两个数量级，因为gm_p · ro本身就是几十dB的增益。

所以PMOS LDO的PSR问题，本质上是一个"栅极跟不跟得上电源"的问题。误差放大器输出阻抗高、栅极对电源的耦合电容（Cgs）大，栅极就更容易跟着电源跑；反过来，如果某个设计在栅极和地之间放了很大的补偿电容，把栅极钉死在地电位上，gm路径就会完全暴露——高频PSR会断崖式恶化。

这个直觉非常重要，后面第4节专门展开。

2.3 第三条路：Cgd电容直通，高频地板的来源

功率管栅漏之间的寄生电容Cgd是高频PSR的天然敌人。它不需要经过任何放大机制，直接把vin上的纹波电流耦合到输出节点：i = Cgd · d(vin - vout)/dt。

在环路还能工作的频段，这条电容注入电流会被反馈环路部分抵消；一旦频率超过环路单位增益带宽，环路彻底"睡着"，输出节点就剩下一个纯电容分压器：

vout/vin ≈ Cgd / (Cgd + CL)

这个地板是平坦的，不随频率变化。片内LDO因为CL只有几十pF，这个地板往往就是整条PSR曲线的最终极限。设计时如果发现高频纹波怎么也压不下去，先算一算功率管的Cgd和输出电容的比值，不要盲目去调误差放大器。

2.4 第四条路：误差放大器与基准源自己的电源抑制

很多人把误差放大器当成"理想的、只放大反馈误差的模块"，但实际上误差放大器自己就挂在Vin上。Vin有纹波，误差放大器内部的尾电流源、负载管、偏置网络都会跟着抖，导致输出端（也就是功率管栅极）出现一个额外的纹波分量。

把这个路径抽象成一个系数α：vg_supply = α · vin。如果α恰好等于1，这条路径不但无害，反而帮了gm路径的忙（让栅极跟随电源）；如果α等于0，栅极不动，gm路径全量工作；最麻烦的是α在某个频段变成增益远大于1或相位不对，这时候栅极出现比电源还大的纹波，PSR会变得比没有环路还要差——这就是后面要说的"PSR突起"。

基准源同样重要。带隙基准直接由Vin供电，它的输出纹波相当于误差放大器输入端的等效失调，经过反馈后折算到输出：vout_err ≈ δ / β / (1+T)。低频时环路增益大，这条路的贡献不大；但基准源内部如果没有做低通滤波，它的电源抑制能力在高频段可能只有-30dB，直接成为中频PSR的主导项。

2.5 四条路放在一起，PSR就是一个"包络"

把四条路放回一张图里看，PSR曲线就是每一条路径贡献的包络，频率升高时环路逐渐失灵，主导路径依次切换，最后收敛到电容直通的地板。

下一次看PSR曲线的时候，别只问"为什么不够好"，先问自己"这个频段是哪条路在说话"。定位到路径，方案自然就出来了。

3. 学会分三段读PSR曲线

拿到一颗片内LDO的PSR仿真曲线，我习惯从低频、中频、高频三段来看。每一段的主导机制完全不同，对应的debug方向也完全不同。

3.1 低频段：看环路增益，更要看基准和EA

从DC到环路主极点之前（片内LDO通常在几kHz到几十kHz），环路增益非常大，ro直通和Cgd直通都被压制得死死的。按照理想模型，这个频段的PSR应该好到-120dB以下，但实际曲线通常停在-70dB到-90dB。

谁在拖后腿？基准源和误差放大器的电源抑制是最大嫌疑。带隙基准的PSR如果有-40dB，换算到LDO输出端再除以环路增益，其实还是很小；但很多基准源内部有启动电路、运放偏置等额外泄漏路径，电源纹波会通过几条旁路直接出现在基准输出端，而这个等效扰动经过反馈折算后，正好卡在-70dB到-80dB的量级。

误差放大器的α在这一段也起决定性作用。如果误差放大器第一级用简单的五管OTA、没有做级联，它的尾电流源对电源纹波几乎没有抑制，电源抖动会直接调制尾电流、改变差分对的跨导和输出摆幅，反映到栅极上就是α偏离1。低频PSR死活做不深，先查基准源和EA的电源路径，不要跟环路增益较劲——环路增益已经够高了，再高也填不上这几条旁路的坑。

3.2 中频段：环路交界频率附近的"PSR突起"

环路从主极点开始滚降，一直到单位增益带宽这个区间，最容易出现一个反直觉的现象：PSR不但没有继续变差，反而在某个频点突然上翘，甚至比它应有的"开环值"还要差。这就是PSR突起（peaking）。

物理直觉是这样的：环路仍然想压制纹波，但校正信号经过误差放大器和功率管的延迟后，相位滞后越来越大。到了环路交界频率附近，反馈回来的校正信号和直通信号不再相消，而是部分同相叠加。就像两个人抬水桶，本来一个松手一个紧接，节奏错开之后水反而洒得更厉害。

PSR突起的严重程度直接和相位裕度相关。相位裕度只有45°甚至更低的环路，突起动辄10-20dB；相位裕度做到70°以上，突起基本可以忽略。所以我在片内LDO设计里始终强调：PSR仿真和稳定性仿真要放在一起看，看到一个明显的PSR尖峰，第一反应应该去查环路的相位裕度，而不是急着加电容。

片内LDO因为输出电容小、输出极点高，为了稳定通常把主极点放在误差放大器输出端（栅极节点），单位增益带宽可以推到几MHz甚至十几MHz。这时候要特别小心PSR突起落在系统的敏感频段上——比如数字时钟的基频或谐波刚好落在突起处，片上供电的抖动会被放大，表现比预想差得多。

3.3 高频段：Cgd地板和gm残余的包络

超过单位增益带宽之后，环路彻底失灵，PSR由无源路径决定。这个频段通常是两条线的包络：

第一条是Cgd电容分压地板，平坦的，就是第2.3节算的那个值。第二条是gm残余路径，栅极如果还有一部分不跟随电源（比如误差放大器输出阻抗较低、或者栅极对地电容较大），gm_p会把残余的vsg纹波变成电流注入输出节点，vout ≈ gm_p · vsg / (jωCL)，随频率以20dB/dec下降。

实际曲线上，这两条线谁高谁就是最终的高频PSR。设计良好的PMOS片内LDO，栅极在很宽的频段内跟随电源，gm残余路径被压得很低，高频PSR主要就是Cgd地板。如果仿真发现高频段出现一条随频率下降、但明显高于Cgd地板的线，说明栅极没有跟住电源，优先去查栅极节点上的对地电容和误差放大器的输出阻抗。

3.4 负载轻重、dropout对曲线形状的影响

PSR曲线不是一条走天下的，负载电流和压差是最常见的两个变量。

轻负载时RL很大，ro直通路径的分压比RL/(ro+RL)变大，低频PSR天然变差；同时功率管电流小、gm变小，环路的交界面可能移动，PSR突起的位置和高度也跟着变。有些LDO重载时PSR很好，轻载时却差20dB，就是这个原因。如果应用场景有很深的待机模式，一定要把"低负载PSR"单独列出来评审。

dropout是另一个极端。Vin只比Vout高几十毫伏时，功率管被压入线性区，ro从几百kΩ掉到几百Ω，环路增益随之崩溃，PSR在低频就直奔-6dB甚至0dB而去——输出几乎完全跟随输入。所以系统级设计时，给LDO留的压差余量本身就是PSR规格的一部分。这不是LDO没做好，是工作区间选错了。

4. 片内电容场景的两个致命细节：栅极补偿与Cgd

片内LDO和外部电容LDO在补偿策略上的根本区别在于：输出极点太高，主极点必须在别的节点，而最方便的地方就是误差放大器输出端——功率管栅极。这个选择直接决定了PSR的命运。

4.1 把补偿电容接到地，等于把栅极钉死

栅极节点的总电容由几部分组成：功率管Cgs（从栅极到电源）、功率管Cgd（从栅极到输出）、误差放大器自身的输出电容、以及设计者加上去的补偿电容。

如果为了压低主极点、稳定环路，在栅极和地之间放一颗大电容，从环路增益角度看非常有效，但从PSR角度看是灾难。这颗对地电容把栅极的AC电位钉在地附近，功率管vsg = vin - vg纹波几乎等于vin本身，gm路径被全量激活：栅极不再跟随电源，电源纹波直接通过gm_p变成电流打进输出节点。

我自己踩过一个很典型的坑：一颗3.3V输入的片上LDO，为了让重载稳定，在栅极对地加了20pF补偿，结果高频PSR在10MHz从-35dB恶化到-5dB，输出纹波大了近十倍。后来把补偿电容改到栅极对电源，同样完成稳定任务，高频PSR却保住了。

4.2 把补偿电容接到电源轨：稳定性和PSR的一次和解

栅极到地的电容会破坏栅极对电源的跟随，那栅极到电源（Vin）的电容是什么效果？

从环路稳定性角度看，小信号分析时Vin被当作交流地，栅极到Vin的电容等效于栅极对地的电容，照样能把栅极主极点压低，完成频率补偿。从PSR角度看，这颗电容把栅极和电源强耦合在一起，帮助栅极跟随Vin，gm路径进一步被抑制。换句话说，同样是加一颗电容，接地的坏PSR、接电源的好PSR，稳定性效果却几乎一样。

这就是我特别想分享的一个"免费午餐"：片内LDO的补偿电容，能接电源轨就不要接地轨。这不是什么冷门技巧，很多商用LDO的版图里都有这种角落电容，但教科书上很少把这个动机讲透。

唯一需要留意的是，栅极到电源的电容会和功率管Cgs分压，如果这颗电容太大，它对栅极跟随的"帮助"已经饱和，多余的只是在消耗面积，且它对栅极噪声的滤波作用不如对地电容对地干净，还会在电源出现高频尖峰时把这些尖峰耦合进栅极——需要权衡大小。

4.3 功率管的尺寸与版图：Cgd、Cgs不是"理想值"

功率管尺寸选择对PSR的影响，经常被"等效跨导、输出电阻"这类大指标掩盖，但Cgd和Cgs这两个寄生参数在片内场景里可以一票否决方案。

• 宽度W越大，Cgs越大，栅极跟随电源的耦合越强，对高频PSR有利；但Cgd也同步变大，Cgd/(Cgd+CL)地板变差。这两个趋势是相反的，所以不要盲目把功率管做宽来压dropout。
• 如果PSR地板是瓶颈，可以考虑把功率管做成共源共栅结构：主功率管和cascode管串在一起，输入纹波先经过一个低阻抗节点再到达输出，等效的Cgd直通被压低。代价是dropout多一个Vds，压差预算要算得过来。
• 版图层面，功率管drain端金属走线尽量短、尽量细，减少额外寄生电容；输出端到负载的去耦电容要贴近功率管drain布置，让CL真正起作用。很多仿真里"完美"的PSR，流片后测出来高频差一截，往往就是版图寄生电容和封装引脚电容把分压比改掉了。

5. NMOS源随器为什么天生抗纹波，代价又在哪里

前面一直在说PMOS功率管，但片内LDO还有一种常见的拓扑是NMOS源极跟随器。它的PSR行为完全不一样，而且直觉上更简单。

5.1 "输出跟着栅极走"的直觉

NMOS功率管接成源极跟随器：Vin接漏极，Vout接源极，栅极由误差放大器驱动。源极跟随器的本质是Vout跟着Vg走，Vg和Vout之间只差一个Vgs。

在这种结构里，电源纹波出现在漏极，和Vout之间隔着沟道和耗尽区，漏极到源极的直通主要通过沟道长度调制（ro路径）和漏源寄生电容Cds。比起PMOS的Cgd直通，Cds通常小一个量级，而且漏极纹波要变成输出电流必须先经过输出节点阻抗，门限高得多。

更重要的是，NMOS源随器的栅极是低阻抗驱动的（误差放大器输出级通常是一个推挽或源随器），电源纹波想通过Cgd耦合到栅极，会被低阻抗的栅极驱动"钳住"，Vgs保持恒定，输出纹波自然小。换句话说，NMOS方案从结构上就规避了PMOS那个"栅极跟不跟得上电源"的世纪难题。

5.2 电荷泵的纹波：NMOS方案的隐藏敌人

NMOS源随器有一个绕不开的问题：栅极电压必须比输出高一个Vgs，也就是比Vin还要高。片内集成时这个高电压只能靠电荷泵升压产生。

电荷泵是开关电路，它的输出天然带着开关频率的纹波和谐波。如果误差放大器或者功率管栅极直接由电荷泵供电，这些开关纹波会直接调制Vg，进而出现在Vout上——相当于给LDO额外"注入"了一路纹波源。

所以NMOS方案的实际PSR表现，往往不是由"输入到输出的直通"决定，而是由电荷泵的输出纹波和电荷泵本身的电源抑制决定。电荷泵纹波压不好，NMOS LDO的带内噪声和PSR反而可能比精心设计的PMOS方案更差。我见过一些片内电源方案最初选了NMOS，最后不得不在电荷泵输出加一个二级RC滤波器，面积和功耗都得不偿失。

5.3 PMOS与NMOS的取舍：没有免费午餐，只有适合的场景

• 需要极低压差的场景（dropout小于100mV），只能选PMOS，NMOS的Vgs开销接受不了。
• 对高频PSR有硬指标、同时系统里本来就有干净的电荷泵电源或额外电压域，NMOS源随器值得考虑。
• 片内小电流LDO（1-10mA级别），PMOS加栅极对电源补偿通常就够，成本最低。
• 如果有多级稳压，可以把NMOS LDO放在链路的末级，前面已经有干净的中间电源给电荷泵供电，NMOS的高频优势才能兑现。

一句话：NMOS的PSR优势是"结构红利"，但能不能吃到，取决于电荷泵这颗"新脏电源"管不管得住。

6. 仿真与实测中的常见坑，以及如何定位瓶颈

最后说实操。PSR的仿真和实测都有不少"看起来对、实际上错"的操作，这些坑会直接导致你在错误的方向上浪费时间。

6.1 PSR AC仿真的三个经典错误

第一个错误：负载只用一个理想的直流电流源。理想电流源对AC信号是开路，输出节点阻抗趋近无穷大，PSR仿真结果会异常离谱——轻负载本来应该更差，仿真里反而可能显示更好。正确做法是用一个电阻负载，或者用理想直流电流源再并联一个等效RL的AC电阻。只要负载的AC阻抗不对，整条PSR曲线都不可信。

第二个错误：AC激励源的位置放错。在Cadence里最稳妥的做法是：理想直流电压源串一个小信号AC源，两者串联后接到LDO的Vin；AC源的AC幅度设1V（这样直接读Vout的AC幅度就是PSR）。很多人直接在Vin节点上加AC源，但直流路径上的理想电压源会把AC信号短路，导致仿真出来的PSR莫名奇妙好几十dB。

第三个错误：用理想源替代参考源和EA电源来"省事"。为了单独验证环路性能，把基准源换成理想电压源、把EA的供电加一个理想去耦，这种做法可以做路径隔离分析，但绝不能当成整颗LDO的PSR结果。真正的PSR必须包含基准源和EA自身的电源抑制路径——很多时候它们才是瓶颈。

6.2 拆路径法：一分钟定位PSR瓶颈

我常用的定位流程是"三跑对照"：

• 第一跑：整颗LDO原封不动，得到基准PSR曲线。
• 第二跑：把基准源换成理想电压源（保持EA供电不变），对比低频段是否改善。如果低频PSR大幅变好，说明瓶颈在基准源。
• 第三跑：把EA的供电单独接到一个"干净"的AC地（比如用一个理想的低压差稳压器模型给EA供电），对比中频段是否改善。如果中频改善明显，说明EA自身的电源抑制不够，重点去查EA尾电流源和负载管的级联结构。

同时跑一次STB看环路的相位裕度，和PSR曲线上的突起位置对照。如果PSR突起频率和环路交界面高度重合，基本可以确认是相位裕度问题。

还有两个边界条件必须扫：全温度范围、全负载范围。PSR在高温低压差下通常最差，在轻负载下也有明显退化。只在一个条件点上报PSR，在review里基本会被问倒。

6.3 流片实测PSR：别忘了板和封装

仿真终于把PSR调到满意，流片之后实测又是一个新世界。

板级实测最大的坑是测试板上自己加的陶瓷电容。很多人习惯在LDO输出端放一个1µF的去耦电容，但这个电容会彻底改变PSR曲线：高频地板被拉低、突起被抹平，测出来的数据根本不是片内LDO的真实表现。除非你的应用场景就是外挂电容，否则测试板必须精确模拟真实系统里的片上去耦电容值（可能只有几十pF，甚至直接靠探针站台的寄生电容）。

测量设备也要注意：网络分析仪注入纹波时需要在Vin端加功率放大器，输出端最好用有源探头，探头本身的输入电容和衰减比都会影响读数。封装模型要尽早加进仿真——键合线电感和引脚电容会和片内输出电容形成谐振，在几十MHz处出现一个额外的PSR尖峰或深陷，这是纯芯片仿真永远看不到的现象。

仿真和实测不一致时，先怀疑寄生，再怀疑环路建模。大部分"流片后高频PSR崩了"的案例，最后都能在封装电感和版图寄生电容里找到答案。

我个人做LDO这几年最大的体会是：PSR不是板子上一颗电容的事，也不是误差放大器一个模块的事，它是电源路径、环路动态和寄生网络三者共同决定的结果。把路径拆开、把频段分清，绝大多数PSR问题都能在图纸阶段提前暴露。片内电容LDO虽然丢了外挂电容的"安全网"，但换一个角度看，它也逼着我们把PSR的每一条物理路径想明白——这个基本功，早晚都会用上。