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第一次按 XAPP585 的思路在 Spartan-6 上拉通 7:1 LVDS 源同步链路时，印象最深的不是那个 525Mbps 的速率，而是"7"这个奇数带来的连锁反应。8:1 的 SerDes 有无数现成 IP 和参考资料；7:1 却意味着 DDR 模式对不齐、字对齐只能靠 BITSLIP、并行侧时钟和字时钟之间始终差一个系数，所有"照着配就行"的示例到了奇数比例这里都会失效。XAPP585 这篇学习笔记的核心价值，恰恰是把三件事串成了一条可落地的链路：LVDS 源同步、7:1 SerDes、以及围绕它的 PLL 时钟倍频设计。这篇文章按我的学习笔记整理，覆盖原理拆解、原语配置、PLL 参数计算和上板调试，适合正在做显示接口、高速 ADC/DAC 接口，或者想真正搞懂源同步链路的 FPGA 工程师参考。

1. 先看清 7:1 的"奇数陷阱"：为什么这个比例让时钟设计集中改变

1.1 7:1 从哪来，为什么非要是奇数

7:1 LVDS 最典型的使用场景是显示接口。VESA 的 LVDS 显示链路（也叫 FPD-Link 方向的概念）里，24 位 RGB 加上行场同步、使能等控制信号，一共 28 位数据，被分配到 4 对差分数据线上，每对线上串行传 7 个 bit。这样一对差分数据线加一对差分时钟线，就能把完整的显示数据从主控搬到屏幕驱动端。4 对线传 28 位、每对 7:1，数学上刚好凑整，这是 7:1 在显示领域被广泛使用的最直接原因。

同样的比例在高速 ADC/DAC 接口里也很常见。很多转换器厂商为了减少数字输出引脚数量，会把并行数据按 7:1 串行化输出，接收端用 FPGA 做 7:1 解串。最近一些项目里还经常遇到 MIPI 转 4 端口 LVDS 的桥接芯片、8 位总线 LVDS 解串器芯片，本质上都在做类似的事：用更少的差分对搬运更多并行数据。

问题在于，FPGA 里的 SerDes 原语是为 2 的幂次或者偶数比例设计的。ISERDES2/OSERDES2 在 DDR 模式下只支持 4、6、8 这三种偶数宽度，7 不在其中。想要用 DDR 模式解 7 位数据，只能配成 8 位宽度再丢弃或借用 1 位；想要用 SDR 模式直接解 7 位，又要求位时钟直接送到 I/O 逻辑，对时钟树和时序余量提出更高要求。这个"奇数"不是简单少一位的问题，而是整个串并行时钟关系都会被打破的导火索。

1.2 奇数比例引发的三个连锁问题

第一个问题是串并行时钟比不是整数。7:1 意味着位时钟频率是字时钟的 7 倍，而 ISERDES 的 DDR 模式是按"每个时钟周期采 2 位、4 个周期出一个 8 位字"来设计的，CLKDIV 天然等于 CLK/4，也就是位速率/8。当你要的是每 7 个 bit 对齐一次时，CLKDIV 和真正的字时钟之间就永远差着一个比例系数。

第二个问题是字边界漂移。解串器只负责把连续的比特流按固定宽度切开，并不知道 7 位字从哪里开始。8:1 解串器每次切出的 8 位窗口和你想要的 7 位字边界不会重合，而且每切一次就错位一次，必须靠 BITSLIP 或外部状态机把窗口拨到正确位置。

第三个问题是速率匹配。8 位解串器输出并行数据时的速率是位速率/8，而后续逻辑要以位速率/7 的节奏消费数据。两者的平均吞吐率相等，但节拍不同，中间必须插一个 8→7 的变速齿轮箱（gearbox）来平滑。很多人第一次做 7:1 失败，就是漏了这个齿轮箱，直接用 8 位解串输出接下游逻辑，结果数据每隔几个周期就错位一次。

1.3 XAPP585 的整体路线图

XAPP585 给出的整体设计思路可以概括为：发送端用 OSERDES2 在 SDR 模式下配 7 位宽度直接串化，位时钟由 PLL 倍频产生，转发时钟从 I/O 逻辑输出并随数据一起送出；接收端用 IBUFDS 接收差分信号，数据经过 IODELAY2 精调相位后进入 ISERDES2，以 DDR 模式配 8 位宽度解串，再用 BITSLIP 做字对齐，最后通过一个 8→7 齿轮箱还原出与字时钟同步的 7 位并行数据。PLL 在两端各负责一组倍频/分频参数，是整个链路能否收敛的心脏。

这套路线不是唯一的实现方式，但它是资源占用和频率上限之间比较平衡的一种。我在实际项目中按这个框架做过 75MHz 字时钟、525Mbps 位速率的小链路，也看过有人直接推高到 100MHz 字时钟、700Mbps 的场合，只要时钟网络选的合适，XAPP585 的思路是能撑住的。

2. 源同步不是随便派个时钟：转发时钟与数据的关系必须量化

2.1 源同步和 CDR 的本质区别

很多刚接触 LVDS SerDes 的人会把源同步和时钟数据恢复（CDR）搞混。CDR 是接收端从数据流里自己提取时钟，链路里不专门传时钟信号，典型代表是 PCIe、千兆以太网这类 SerDes 通道。源同步则完全不同：发送端会专门用一对差分线把时钟和数据一起送过去，接收端直接拿这个转发时钟去采样数据。

XAPP585 属于后者，而且它使用的是"字时钟转发"方案：转发时钟的频率等于字时钟，也就是位速率/7。接收端拿到这个低频时钟后，再用 PLL 把它倍频成解串需要的采样时钟。这样做的优势是时钟频率低、走线要求相对宽松，接收端不需要时钟恢复电路，逻辑复杂度大大降低。代价是转发时钟本身也占用一对差分线，而且 PLL 的倍频比必须是 7 的倍数或者带小数的组合，对 PLL 参数计算提出了要求。

2.2 转发时钟相位关系怎么算

源同步链路里最核心的问题永远是：转发时钟的边沿和数据跳变沿之间是什么关系。显示接口的惯例里，转发时钟通常是"中心对齐"的，也就是说时钟的每个上升沿和下降沿应该落在数据眼图的中央，给接收端留出最大的建立/保持时间窗口。但实际链路上，PCB 走线长度差、驱动器的传播延迟差、接收端输入缓冲的延迟差都会把时钟边沿往某个方向推。

FPGA 接收端的典型做法是，先用 IODELAY2 对每路串行数据做延迟粗调/细调，把采样点扫进数据眼图中心。这里的预算要这样理解：525Mbps 时一个 bit 的周期约 1.9ns，眼图有效宽度通常只有 UI 的一半到三分之二，也就是 1ns 左右。IODELAY2 每级延迟大约 75ps，可调范围几十级，足够把采样点在整个 UI 范围内搬移。训练时从最小延迟开始逐级增加，每级检查采样能否通过；能通过的区域就是一个"眼图窗口"，最终取窗口中心值作为工作延迟。这个窗口宽度如果小于三四级 tap，基本可以断定硬件链路有问题，不是软件能救回来的。

2.3 等长不是玄学：skew 预算要具体到 ps

源同步链路对 skew 的要求本质上是个数字预算问题：所有数据 lane 的飞行时间要尽量一致，而且转发时钟 lane 相对数据 lane 的延迟要落在可调范围内。FPGA 内部可以通过 IODELAY2 补偿 lane 间 skew，但补偿范围有限，PCB 上还是要做等长设计。

我的习惯是：同一对差分线内部（P/N 之间）等长误差控制在 ±5mil 以内，也就是皮秒量级的差别；不同数据 lane 之间等长误差控制在 ±25mil 左右。这里有个容易踩的坑：很多 PCB 工具默认显示的是 mil 或 mm，但 LVDS 源同步真正关心的是时间差，要走线延迟换算。FR4 板材上信号传播速度大约 6 mil/ps，25mil 的差就是约 4ps 的 skew，相对 1.9ns 的 UI 来说可以忽略。真正要警惕的是过孔、连接器这些不连续结构引入的额外延迟差，以及串扰造成的边沿抖动。曾经有一个案子，四条数据 lane 的 PCB 等长做得很好，但其中一条 lane 旁边跑了一组开关电源的反馈走线，导致那一路的眼图明显收窄，最后只能改板。

3. 发送端落地：OSERDES2 的 SDR 串化与转发时钟合成

3.1 OSERDES2 的 SDR 7:1 配置细节

发送端我优先选择 SDR 模式配 7 位宽度，而不是 DDR 模式配 8 位再丢一位。原因很简单：SDR 模式下 OSERDES2 的 CLKDIV 可以直接等于字时钟，并行侧和串行侧的速率关系是干净的 7:1，不需要额外做 7→8 的变速。SDR 模式要求 CLK 等于位时钟，也就是 525MHz 或者更高，这个频率不能走全局时钟网络，必须通过 BUFIO 分配在 I/O bank 内部，这是不少人第一次实现时忽略的硬约束。

OSERDES2 在 SDR 7:1 模式下的关键配置大致如下：DATA_RATE_OQ 设为 SDR，SERDES_MODE 设为 MASTER，DATA_WIDTH 设为 7。并行数据从 D1 到 D7 输入，其中 D1 是串行输出流中最早送出的位。CLK 接位时钟，CLKDIV 接字时钟。需要特别注意 CLKDIV 和 CLK 的相位关系，它们的上升沿必须对齐，否则并行数据的采样时刻会错开，出现偶发的毛刺。PLL 输出的 CLK 和 CLKDIV 天然同源同相，这也是为什么推荐让 PLL 同时驱动这两个时钟，而不是用一个时钟再去做逻辑分频。

这里还容易忽略一个细节：OSERDES2 的 OQ 输出直接驱动的是 IOB 内部，你需要在约束文件里把它绑定到 LVDS 输出引脚。FPGA 会把差分输出的负端自动展开到相邻引脚，但引脚位置必须符合 I/O bank 规则，不能随意指定。

3.2 转发时钟的生成：为什么不用 BUFG 直接输出

转发时钟如果直接用一个全局缓冲器输出到引脚，会出现两个问题：一是全局时钟网络到引脚的延迟和数据 path 经过 OSERDES2 到引脚的延迟差异很大，时钟和数据到达接收端的相对相位不可控；二是全局时钟网络通常进入 I/O 区域后还要绕一圈，带来的附加抖动会直接影响接收端采样窗口。

XAPP585 的做法是把转发时钟也当作一种"数据"来发送：用一个 OSERDES2 或者 ODDR2 输出一个在字时钟频率下翻转的序列，让它从和普通数据完全相同的 I/O 路径走出去。这样时钟信号经历的 FPGA 内部延迟、IOB 延迟、甚至封装引脚的延迟都和相邻的数据 lane 高度一致，PCB 上再做等长就能保证时钟边沿落在数据眼图中心附近。

具体实现时，我会用 ODDR2 配 D0=1、D1=0，时钟接字时钟，输出就是一个 50% 占空比的字时钟。也有做法是用 OSERDES2 在 DDR 模式下输出一个"半个周期高、半个周期低"的序列，本质一样。关键不在用什么原语，而在于让转发时钟和数据的输出路径保持对称。PCB 布局时，时钟 lane 尽量走中间，数据 lane 分布在两侧，整体呈扇形展开，也能减少 lane 间的耦合差异。

3.3 发送端的约束思路

发送端约束重点有两类：一类是引脚和电平标准约束，把数据 lane 和时钟 lane 都约束成 LVDS_25 或者项目实际使用的电平标准，并设置好输出驱动强度；另一类是时序约束，位时钟周期 1.9ns 左右，FPGA 工具会根据 IOB 寄存器的时序模型自动检查 OSERDES2 的输出时序，但你要检查的是 forwarded clock 和 data 之间的相对延迟有没有被工具优化成不同路径。

我的做法是给数据 lane 和时钟 lane 设置"等延迟"约束，让工具在布线时尽量保持它们走线长度相近。虽然工具不保证绝对相等，但至少能约束在同一量级。上板后用示波器实测时钟边沿和各位数据的相对位置，再微调 PCB 或者 FPGA 内部的延迟，才是最终闭环。

4. 接收端核心：IODELAY2 + ISERDES2 + BITSLIP 的对齐闭环

4.1 IODELAY2：先把采样点扫进眼图中央

接收端数据路径是 IBUFDS 进来后先过 IODELAY2，再进 ISERDES2。IODELAY2 的作用是给每路串行数据加一个可变的延迟，补偿 lane 间 skew，并把采样点移动到眼图中心。

IODELAY2 有两种使用模式，一种是固定延迟值，上电后写好就不变了；另一种是动态可调，通过 INC/DEC 信号在训练过程中实时调整。7:1 链路里我强烈建议用动态可调，理由很实际：温度变化、电压漂移、连接器插拔都会让最佳采样点缓慢移动，动态模式配合训练状态机可以在系统启动时自动搜索最佳点，并且必要时周期性地重新校准。

训练时从延迟最小值开始，每个延迟档位发送一串已知的训练序列，统计误码情况。扫完整个延迟范围后，你会得到一条"误码率随延迟变化"的曲线，正确的延迟值应该取在零误码区间的中心。这个中心值和理论计算值往往有偏差，来源包括封装内部延迟、IBUFDS 传播延迟、PCB 走线等，靠手工算不如实测来得准。注意扫延迟时要有耐心，每个延迟档位至少要发几千个训练 word，否则偶发误码会污染统计结果。

4.2 ISERDES2 的 DDR 8:1 与 BITSLIP 的工作机制

ISERDES2 在接收端配 DDR 模式、宽度 8，CLK 接位速率/2 的采样时钟（525Mbps 时是 262.5MHz），CLKDIV 接位速率/8 的并行时钟（65.625MHz）。每个 CLK 周期采 2 位，4 个周期凑满 8 位输出一次。这个并行速率和真正的字时钟（75MHz）不一样，是后续做 gearbox 的原因。

BITSLIP 是 ISERDES2 提供的字对齐机制。每次在 BITSLIP 端口上给一个脉冲，解串输出的 8 位窗口就会向数据流方向滑动 1 个比特。形象地说，它像一把 8 齿的梳子，每拨一格，梳齿和比特流的咬合位置就错开一位。连续拨 8 次，窗口回到原位，所以把一个 8 位窗口遍历所有可能的对齐位置，最多需要 8 次 BITSLIP。

这里要注意 BITSLIP 的生效时机。BITSLIP 不能和 CLKDIV 的边沿随意触发，一般建议在 CLKDIV 的上升沿附近给脉冲，而且要保证给完脉冲后下游逻辑等待几个并行周期再重新检查对齐结果。实际项目中我就遇到过一次状态机在 BITSLIP 脉冲还没稳定时就读取解串输出，导致对齐状态反复跳变、永远锁不定的情况。

4.3 8→7 齿轮箱的实现要点

从 ISERDES2 出来的是 8 位并行数据，速率 65.625MHz，而下游逻辑需要 7 位并行数据，速率 75MHz。两者吞吐率都是 525Mbps，但节拍不同，需要一个变速齿轮箱。它本质上是一个位缓冲池：写端每次进来 8 位，读端每次拿走 7 位，由于 8 和 7 的最小公倍数是 56，齿轮箱至少要有 56 位的缓冲能力，才能保证任意读写相位下都不会溢空或欠读。

我的实现方式是双口 RAM 加读写指针，容量取 16 个 8 位字（128 位），留足余量。写时钟 65.625MHz，读时钟 75MHz，两个时钟都来自同一个 PLL，相位差固定可控。读写指针的差值可以换算成"缓冲区内当前可读的位数"，读端每次消耗 7 位，不足 7 位时就暂停等待。稳态下缓冲区会维持在一个固定水位附近，不会无限增长也不会见底。这里最容易出问题的点是复位时序：两个时钟域的复位要严格按照先复位齿轮箱、再释放读端的顺序，否则读端可能在缓冲区空的时候就去读数据，把后面的数据整个打乱。

还有一种简化的做法是"进位移位寄存器"：用一个 16 位移位寄存器承接 8 位输入，每读一个 7 位 word 就把移位寄存器整体左移 7 位，靠位计数器判断当前可用位数。这种做法省了 RAM，但代码里位宽和计数器的边界条件容易写错。如果项目对资源不敏感，我更推荐双口 RAM 方案，逻辑清晰，调试时可以直接看水位信号。

4.4 训练状态机的标准流程

一个完整的训练流程应该是这样的：先复位所有通道，把 IODELAY2 设到初始延迟值；然后扫描延迟范围，找到每 lane 的零误码窗口并设定中心值；接着在字对齐阶段发送已知训练序列，逐个 lane 拉 BITSLIP 脉冲，每拉一次就检查解串输出是否匹配训练序列，匹配则锁定该 lane；全部 lane 锁定后，再检查 lane 间的偏斜是否在预算内，必要时用 IODELAY2 微调补充；最后通知下游逻辑数据有效，进入正常工作状态。

这个流程里最容易翻车的环节是训练序列的选择。训练序列要选那种在循环移位下不会误匹配的模式，比如 7 位的 0b1110001 这类不含短周期重复的序列。如果用全 0 或者全 1 当训练序列，BITSLIP 根本没法判断对齐位置，这一点说起来简单，但很多人调试时第一版代码就用错了序列，白白查了一整天。

5. PLL 倍频/分频参数逐项算给你看

5.1 接收端 PLL：从 75MHz 字时钟生成三路时钟

接收端 PLL 的输入是转发回来的 75MHz 字时钟，需要生成三路时钟：262.5MHz 采样时钟（给 ISERDES2 的 CLK）、65.625MHz 并行时钟（给 CLKDIV 和齿轮箱写端）、75MHz 字时钟（给齿轮箱读端和下游逻辑）。

Spartan-6 的 PLL 结构中，VCO 频率等于 CLKIN × CLKFBOUT_MULT / DIVCLK_DIVIDE。先检查 VCO 允许范围（一般 400MHz 到 1000MHz 左右），然后把目标 VCO 定为 525MHz。计算方式是：75MHz × 14 / 2 = 525MHz，满足 VCO 范围。接下来三路输出分频分别设为：CLKOUT0_DIV=2 得到 262.5MHz，CLKOUT1_DIV=8 得到 65.625MHz，CLKOUT2_DIV=7 得到 75MHz。这三路全部来自同一个 VCO，相位关系由 PLL 内部保证，这是源同步设计能成立的基础。

这里有个新手容易搞错的地方：VCO 频率必须在允许范围内，不能为了凑分频比就把 VCO 设得很低。如果你只拿 M=7、D=2，VCO 就是 75 × 7 / 2 = 262.5MHz，远低于下限，PLL 根本无法锁定。所以计算参数的顺序永远是：先定 VCO，再反推 M/D，最后配各路输出分频。

5.2 发送端 PLL：SDR 位时钟从哪来

发送端如果走 SDR 7:1，PLL 需要输出 525MHz 位时钟和 75MHz 字时钟。输入时钟如果是 75MHz，同样可以把 VCO 设在 525MHz：CLKFBOUT_MULT=14、DIVCLK_DIVIDE=2，CLKOUT0_DIV=1 直接输出 525MHz 给 OSERDES2 的 CLK，CLKOUT1_DIV=7 输出 75MHz 给 CLKDIV 和逻辑。525MHz 不能走全局时钟网络，要约束到 BUFIO 驱动的 I/O 时钟路径上。

如果位速率更高，比如 700Mbps，VCO 可以设在 700MHz，M/D 相应调整，但这时要检查 OSERDES2 和 IOB 的速率上限，以及 BUFIO 的分配范围是否覆盖所有数据 lane。I/O bank 的时钟资源和逻辑资源是绑定的，数据 lane 必须落在同一个 bank 或相邻 bank 里，才能共享同一路 BUFIO。这个约束要在项目早期就确认，否则布局布线阶段会发现 pin 脚根本放不下。

5.3 时钟抖动预算与相位对齐细节

PLL 输出时钟的抖动会直接影响 IO 时序余量。XAPP585 这类源同步设计里，转发时钟本身是从发送端出去的，接收端 PLL 是对这个时钟做倍频，所以接收端 PLL 的抖动是一个叠加项。在选择 PLL 输出分频时，尽量让采样时钟的 CLKOUT 分频数小一些，分频数越大，抖动叠加越明显。工程上还有一个经验：采样时钟不要用组合逻辑分频，所有时钟都从 PLL 的专用输出走，这样相位关系可控、抖动可控。

另外要注意 BUFG 和 BUFIO 的插入延迟。ISERDES2 的 CLK 和 CLKDIV 如果走了不同的时钟缓冲器，它们的相位差可能达到几百皮秒。XAPP585 推荐的是把采样时钟走 BUFIO，CLKDIV 走 BUFG，然后通过 PLL 内部相位调整或者约束来校准 CLKDIV 的边沿位置。上板后实测一下 CLK 和 CLKDIV 的相对相位，如果偏差超过预期，优先在 PLL 的 CLKOUT_PHASE_MODE 里做微调，而不是在逻辑里硬凑。

6. 训练流程、调试手段与常见坑清单

6.1 上板调试的标准动作

上板调试 7:1 LVDS 链路，我一般是按这个顺序推进的：先用示波器确认转发时钟频率正确、占空比接近 50%，再确认各路数据的差分信号摆幅和共模电压正常。LVDS 的共模电平一般在 1.2V 左右，如果当前项目里遇到的是 HSCL 或者其他电平标准的信号源，要注意先做电平匹配或者加端接，不能直接拿 LVDS 输入缓冲去收，否则误码率会非常高。市面上常见的 LVDS 自动电平调整电路，原理上就是检测共模电压和摆幅后自动配置端接和预加重，FPGA 内部没有这种电路，所以前端接入设计必须做好。

硬件确认之后，先跑一个最简单的回环测试：在 FPGA 内部把发送端数据直接环回到接收端，确认 PLL 锁定、ISERDES2 配置没问题。然后把回环点移到板级，用 SMA 线或者板上走线做外部回环，确认 I/O 引脚和 buffer 正常。最后才接真实的远端设备进行全链路训练。

调试时强烈建议把以下信号引到逻辑分析仪或者 ILA 里观察：PLL 的 LOCKED、ISERDES2 解串输出、BITSLIP 脉冲、齿轮箱的水位、训练状态机的当前状态。特别是训练状态机，如果锁定失败，能看到卡在哪个状态，能省掉大量猜测时间。另外要留一个统计误码的寄存器，训练结束后持续数错误数量，用这个数字而不是闪烁的 LED 来评估链路健康度。

6.2 常见故障现象对照表

6.3 几个让我印象深刻的教训

最后分享几个踩过的具体问题。第一个是关于位序的。LVDS 串行链路里的位序约定并不统一，有些设备是先发 LSB，有些是先发 MSB，而 OSERDES2/ISERDES2 的 D1 到 D7 映射关系又是固定的。如果对接的芯片数据手册没有明确说明位序，或者说明里用的术语和你理解的不一致，大概率会有一次"所有数据看起来都能对、但数值全错"的调试过程。建议在做板子之前就找芯片厂商确认清楚，并设计一个可配置位序的寄存器，免得改代码重综合。

第二个是关于电源纹波。LVDS 接收端的采样窗口对电源噪声很敏感，曾经遇到过一次误码率随负载波动的诡异问题，最后定位到给该 bank 供电的 LDO 纹波在高负载时变大。从那之后我养成了一个习惯：调试高速 SerDes 之前，先看电源纹波是否在要求范围内，不要在噪声电源上浪费时间纠结逻辑。

第三个是连接器的坑。板对板连接器的插拔会导致链路参数轻微变化，固定延迟值的系统可能因此从零误码变成间歇性误码。如果产品需要支持热插拔或者频繁更换子板，接收端的动态 IODELAY2 校准不是可选项，而是必须项。

XAPP585 这条路走通之后，再看各种 7:1 LVDS 接口芯片的数据手册，会觉得底层的时钟关系和训练机制大同小异。区别只在于有的芯片把训练过程封装在了内部，有的需要外部主控参与。掌握了源同步的设计方法，再回头做 8 位总线 LVDS 解串器芯片的对接、MIPI 转 LVDS 这类桥接方案的 FPGA 端适配，都能很快上手。核心还是那几句话：奇数比例要对齐、采样点要进眼图中心、齿轮箱节拍要匹配、PLL 参数要从 VCO 反推。把这四件事吃透，7:1 LVDS 源同步链路对你来说就不再是玄学。