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简介：面向PCB设计、安规测试与电源工程师的简明参考资料，聚焦电路板设计中电气间隙、爬电距离与绝缘穿透距离三个核心安全参数。文档以条文形式梳理了一次侧/二次侧各节点之间的最小间距要求，例如保险丝前L-N不小于2.5mm、跨接一二次侧元器件需开槽处理、变压器两级间爬电距离不小于8.0mm等，并给出施加10N/30N力后复核距离的判定方法，便于直接对照设计。同时涵盖附加绝缘、加强绝缘等绝缘等级定义，以及热缩套管、PVC套管、PCB板材等材料的V级阻燃要求，还提示了平贴元件点胶固定和防止胶丝异物的工艺注意点。资源共1个docx文档，压缩包大小约12KB，内容精炼、重点突出，适合在原理图设计、PCB Layout评审或安规整改时随手查阅。目前已有109人学习下载，是一份实用型的小体积安规设计备忘。

1. 为什么要单独盯“电气间隙”和“爬电距离”这两个数

拿到一块带AC/DC电源的板子，很多工程师先画板框、摆放器件、走线、铺铜，等到送检前才想起来查间距，结果在安规实验室里被游标卡尺指着L和N焊盘问“这两个网络间距做多少”。这不是软件里DRC报错能兜住的事，DRC默认的0.2mm只是制造间距，电气间隙和爬电距离是另一套由工作电压、污染等级、材料组别共同决定的数值体系。

这个标题讲的就是PCB上不同电位导体之间两个容易被混为一谈的安全要求：电气间隙是空气中最短直线距离，管瞬时击穿；爬电距离是沿绝缘表面走过的最短路径，管长期表面漏电。前者受峰值电压和海拔影响，后者受工作电压有效值、材料CTI值和污染等级影响。做电源、电机驱动、BMS、充电桩控制板的工程师如果不想在认证阶段返工，最好在Cadence里画完板框、铺铜之前就把这两套约束写进规则管理器。

2. 电气间隙与爬电距离的判据差异和查表依据

2.1 介质击穿和表面电痕是两种失效机制

电气间隙（Clearance）的物理本质是空气或绝缘介质在两导体之间发生击穿放电的临界距离。击穿电压和距离不是简单线性关系，它受电极形状、气压、湿度、温度以及瞬态过电压影响。标准里因此要求按“波形峰值电压”而不是有效值去查表，并且要对海拔做修正，因为气压降低后空气更容易被击穿，同一电压需要更大的间隙。

爬电距离（Creepage）则完全不是击穿问题，而是绝缘材料表面在电场作用下吸附潮气、粘附灰尘后形成导电通路，最终产生电痕化（Tracking）。这个过程非常慢，几天几个月都可能不发生，但一旦发生，材料表面会留下碳化导电痕迹，绝缘能力永久性下降。所以爬电距离要看的是长期承受的有效值电压，不按峰值算，也不做海拔修正，但必须引入两个新参数：材料CTI值和环境污染等级。

这两个本质差异解释了为什么标准表里电气间隙和爬电距离的数值不同。以常见AC 220V整流后的310V直流母线为例，电气间隙按峰值电压查可能只需要1.5mm到2mm，爬电距离按有效值工作电压查往往要到3.2mm以上，差距很直观。

2.2 材料组别与污染等级是PCB板基础知识里最容易被忽略的两行

爬电距离查表时，表头第一列不是电压，而是材料组别。材料组别由CTI值（相对电痕指数）决定，测试方法按IEC 60112，用50滴电解液滴在材料表面看耐受电压。普通FR-4板材CTI一般在175到600之间，很多常规板材只能进IIIa组，高CTI板材才能到II组甚至I组，组别差异在相同电压和污染等级下爬电距离可能差出30%以上。

污染等级直接描述板子所处环境。室内消费类电子产品一般可定为污染等级2，即“通常只有非导电污染，但偶尔会发生凝露”；工业现场、粉尘环境、户外机柜至少要按污染等级3设计，爬电距离要在等级2基础上整体放大。这里有个常见误区：PCB板基础知识的文章里常把污染等级和防护涂层混为一谈，认为刷了三防漆就能把等级降下来，实际上涂层处理只能作为辅助手段，污染等级判断依据的是设备使用环境，不是板面处理方式。

2.3 海拔修正只作用于电气间隙，不作用于爬电距离

海拔修正系数是电气间隙查表绕不开的步骤。标准里常见的基准海拔是2000m，超过之后击穿电压下降，间隙必须放大。通常做法是按IEC 62368-1或GB 4943.1里的系数表就近取值，下面这组近似值在多数产品项目里够用，精确值还是以最终执行的标准版本为准。

提示：高压直流场景里的瞬态过电压也要折算进峰值电压里一起查间隙表，很多工程师只按稳态峰值算，结果在浪涌测试现场栽跟头。

需要注意，爬电距离不做海拔修正，原因在于它考核的是材料表面长期耐受能力，大气压力变化对表面电痕化过程的影响在标准制定时已经被污染等级吸收。所以高海拔产品往往是电气间隙成为约束短板，间隙不够就去开槽、加绝缘挡板，而不是把爬电距离一并放大。

3. 在Cadence Allegro里把电气间隙与爬电规则写进约束管理器

3.1 先按电压域划分Net Class

Cadence Allegro从16.x到17.4，约束管理器路径基本是固定的：Setup → Constraints → Constraint Manager。第一步不是去改间距数值，而是把所有网络按电压域划分成类。电气间隙规则是以网络对为单位的，不是全局一个数字，所以先把高压网络、低压控制网络、电源网络分开。

常见的划分方式是建三个Net Class：HV_AC（L、N、保险丝后级）、HV_DC（整流后母线正负）、LV_CTRL（MCU、通信、采样线）。在Constraint Manager里选中Spacing区域，进入Net Class Assignment页面，把对应网络拖进类里，或者直接在Class列下拉选择。这里要特别注意，未分配网络的默认Class是“ALL”，如果后面Class-Class矩阵里没覆盖，它会落到默认间距上，容易漏。

3.2 用Spacing规则集做Class到Class间距

我的做法是在Spacing → All Layers下新建规则集，而不是直接改全局默认值。右键Constraint Set新建HV_HV、HV_LV、LV_LV三个规则集，然后在Rules页面里双击矩阵单元格，把对应规则集分配给网络对。这样后续导出规则文件、迁移到新项目时，只要把约束文件一起带走，Net Class和规则集不会丢失。

间距值在这里填的应该是电气间隙，因为Allegro的Clearance检查本质是看两导体之间的最短直线距离，这正好对应电气间隙的定义。爬电距离在标准DRC里没有自动检查项，后面要单独在几何层面验证。参考初值可以这样填：HV_AC内部按频率和峰值电压算，AC 220V输入端起码也放到1.5mm以上；HV_AC到HV_DC之间如果中间没有隔离器件，按1.5mm到2mm处理；HV_LV之间是安全关键路径，按加强绝缘或产品标准填，常见做法是电气间隙4mm起步。

Setup > Constraints > Constraint Manager > Spacing > All Layers > Constraint Set - 新建 HV_HV：Line-to-Line 1.5mm，Shape-to-Line 1.5mm - 新建 HV_LV：Line-to-Line 4.0mm，Shape-to-Line 4.0mm - 新建 LV_LV：Line-to-Line 0.254mm，Shape-to-Line 0.3mm > Net Class Assignment - HV_AC：AC_L，AC_N，AC_AFTER_FUSE - HV_DC：BUS_P，BUS_N - LV_CTRL：MCU_IO，SENSOR，COM > Rules 页面双击 Class-Class 矩阵，分配上述规则集

这里把Net Class和规则集对应起来之后，走线阶段违反间距会实时报DRC，铺铜阶段也会被Shape-Spacing规则约束。很多人只设置了Line-to-Line，却没管Shape-to-Line，结果铜皮和高压走线之间出了间距缺口，效率最高的是在规则集里把Shape-to-Line、Shape-to-Shape值一并写进去。

3.3 铺铜完了还要单独验证爬电距离

Cadence Allegro的DRC只能查直线距离（电气间隙），查不了沿表面的爬电路径。所以跑完Update DRC只能说明电气间隙过，爬电距离得靠几何测量。建议在铺铜和丝印全部完成后，用Display → Measure逐段量：从A焊盘边缘到开路槽壁，沿槽壁内表面到槽底，再从槽底到B焊盘，把每一折线段都量出来累加。

批量项目里这是最耗时间的步骤，所以我会把约束管理器里写好的规则用File → Export → Constraints导出，新项目直接导入，至少电气间隙部分不用重配。爬电距离的验证则靠后续脚本辅助，把从CAM工具里量出的分段路径和距离记录汇总，对照材料组别和污染等级逐一核对。

4. PCB板设计中电气间隙与爬电距离的实战参数与高频坑

4.1 用IPC-2221的线性段公式做初筛

做初版Layout时不可能每次都去翻标准表，我一般先用IPC-2221裸板外部导体的间距公式做初筛，它给出的是25V以上裸板间距的线性近似：间距(mm) = 0.005 × 电压 - 0.05。这个公式只能覆盖“电气间隙”这一项，算出来的值偏工程经验值，不能替代安规标准里按绝缘类型、污染等级查表的结果，但足够在早期把板框尺寸定下来。

爬电初值列是我做产品时按污染等级2、材料组别IIIa、基本绝缘的常见参考值填的，属于“先按这个设计，送检前再对照正式标准表核对”的思路。如果板子上有加强绝缘要求，比如AC输入到可触及金属外壳之间，爬电距离要在基本绝缘基础上放大，常见做法是乘以2。

4.2 开槽改变爬电路径的几何计算

爬电距离不够时，开槽是PCB板上最常用的补救手段，但开槽的位置和槽宽都有讲究。爬电路径要沿绝缘表面走，板面开一条贯通槽后，路径就被迫从A点沿表面下到槽底、再沿槽底内壁到另一端槽壁、最后上到B点，整体路径比直线长出一截。

这里的关键约束是槽宽本身：如果槽太窄，标准里会要求按槽内壁仍然导电或者按槽口搭桥处理，实际应用中槽宽通常要大于0.8mm到1mm才被认证工程师认可，太窄的槽在污染等级高的环境里会被粉尘搭接，失去增加爬电路径的意义。开槽位置也有讲究，槽必须开在爬电路径垂直方向上，切在A和B之间的最短直线路径上才有效，平行于走线的槽对爬电距离一点帮助都没有。

4.2.1 多层板开槽到哪一层

如果是两层板，开槽要完全贯穿。多层板上做爬电分离，槽的内容要穿透到除了底层覆铜以外的所有绝缘层，不然爬电路径仍然会沿槽底未挖掉的绝缘层表面绕过去，等于白开。我见过一个案子，工程师在顶层开了槽，槽底正好压在内层大面积的GND铜皮上，认证时爬电距离从严从低算，开槽完全失效。

4.3 过孔、焊盘和机械孔带来的量测误差

爬电距离计算时，过孔的位置经常干扰计算。过孔内壁镀铜是导体，如果孔被打在爬电路径中途，量测起点不是过孔焊盘外沿而是孔壁金属边缘。装配时焊料还会沿孔壁爬到另一侧形成锡环，实际带电区域比设计的孔径还大一圈。

机械安装孔也要注意：接地的金属螺丝孔如果离高压网络太近，爬电路径要按螺丝孔金属法兰和导线边缘之间量，而不是按孔径边缘量。铝电解电容、散热器接地脚这类金属件周围，同样要把金属外壳延伸段计入导体轮廓。量测时建议把板子放大到200%以上，在CAM工具里逐段量，别直接拿直尺在实物上比划，实物上阻焊层覆盖区域和裸铜区域在视觉上分不清。

4.4 三防漆涂层不能直接砍一半爬电距离

很多工程师认为刷了三防漆爬电距离就能按标准里涂层绝缘的规则减半，这个认知在资料不全时很危险。标准里涂层绝缘要求涂层厚度、附着力、针孔测试都达到对应等级，而且只适用于有完整涂覆工艺管控的产品。手工刷漆厚薄不均、器件引脚处涂层爬坡不够，认证时不会按涂层状态给减半优惠。

更稳妥的做法是：把涂层作为电气间隙不足的补充措施，爬电距离仍然按裸板查表控制，涂层只是给自己加了一道保险。这样成本会高一点，但至少不用赌认证工程师的心情。如果你确实要用减半规则，必须在PCB文件里明确标注涂覆区域，并附上涂层厚度和覆盖范围的工艺文件。

5. 可落地的复核脚本与分段量测技巧

5.1 用Python按简化规则快速复核距离是否够

下面这个脚本不替代标准查表，它把IPC-2221的线性段和爬电经验比例封装成函数，适合在写完布局后批量核对一批网络对的间距设计值是否处于安全范围。

def clearance_from_voltage(voltage_rms): """按IPC-2221外部裸板导体间距的线性段公式估算电气间隙""" if voltage_rms <= 25: return 0.10 gap = 0.005 * voltage_rms - 0.05 return round(max(gap, 0.10), 2) def creepage_from_clearance(clearance_mm, insulation_factor=1.6): """爬电距离一般取电气间隙的1.5~2倍，这里默认1.6倍做初筛""" return round(clearance_mm * insulation_factor, 2) def check_design(voltage_rms, actual_clearance, actual_creepage): c_min = clearance_from_voltage(voltage_rms) r_min = creepage_from_clearance(c_min) return { "voltage": voltage_rms, "clearance_min_mm": c_min, "clearance_design_mm": actual_clearance, "creepage_min_mm": r_min, "creepage_design_mm": actual_creepage, "clearance_ok": actual_clearance >= c_min, "creepage_ok": actual_creepage >= r_min, } # 示例：AC 220V整流后310V直流母线，设计间隙2.0mm，爬电3.5mm result = check_design(310, 2.0, 3.5) print(result)

这个脚本的电气间隙函数只是在IPC-2221的线性段上做近似计算，没有放入海拔修正和瞬态过电压修正，也没有按材料组别和污染等级查表，所以输出结果只能用于布局阶段判断“留的间距是不是连初筛都过不了”。如果你拿到的是标准里查好的数值，直接把check_design函数里的c_min和r_min改成标准值就行，脚本重点其实是后面那个对比结构，把设计和最小要求放在一起输出。

5.2 在CAM工具里用分段折线量代替直线量

爬电距离在实际测量时必须分段量，因为标准的爬电路径定义是沿绝缘表面走的最短路径，路径上遇到槽壁、台阶、器件引脚根部时会发生方向转折。用Cadence Allegro的Display → Measure量两点直线距离只能得到电气间隙，不能得到爬电距离。

正确的量法是先把要量的一对网络找出来，比如变压器的一次侧焊盘到二次侧焊盘，然后用折线模式从第一个导体边缘开始，覆盖所有可能被污染物搭接的路径，逐个拐点测量。如果路径中途经过开槽，必须沿槽口下沿、槽底、再上沿的顺序量，不能直接跨过槽口量直线。对于板边沿的导体，爬电路径还得绕到板边缘轮廓，因为板边是最容易积灰的区域。

实际项目里我会先按脚本跑一遍所有高压网络对，把初筛不过的标记出来，再去CAM工具里只针对这些网络做分段量测，这样能把认证前检查时间压缩到半天以内。返工成本最高的其实是开槽位置错误和过孔挡路这两种情况，所以Layout评审时建议直接拿爬电测量折线图对着看，而不是只盯DRC通过率。

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