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简介：这是面向硬件工程师的RTD2775QT/RTD2795T/QT硬件校验清单，集中列出HDMI、DVI与DisplayPort接口电路设计中的关键检查项，包括串阻选择、热插拔检测、DDC/AUX信号电平、TMDS交换规则、GPIO电压耐受、PCB叠层要求等，可有效规避常见硬件设计缺陷。压缩包内含1个PDF文件，容量仅1.58MB，内容紧凑，便于原理图评审或调试时随时查阅。该资源已有1136人学习下载，实用性受到认可。读者可从中获得一份可直接落地的硬件检查清单，涉及HDMI CEC互联、DP AUX通道处理、SDCD读取设置、音频引脚冲突等细节，对提升硬件设计一次成功率很有帮助。

1. RTD2795T 硬件评审从哪几根线开始

第一次拿到 RTD2795T/RTD2775QT 的 HW CheckList 时，最先拦在面前的不是电源树，而是 HDMI/DP 前端那几根看起来人畜无害的信号线：HPD、DDC、AUX。这三组线在原理图上画起来都很快，但恰恰是热插拔识别抖动、HDMI CTS 高电平不过、DP 握手慢的高发区。原厂这份 checklist 与其说是注意事项，不如说是一套被量产项目反复打磨过的硬件评审模板。适合显示器、一体机方案的硬件工程师、Layout 同事以及做 FW 联调的驱动工程师阅读；下面所有参数都按能直接落到原理图和 PCB 上的颗粒度来讲。

2. HDMI/DP 前端设计：HPD、AUX、DDC 与 TMDS 交换

RTD2795T 输入侧有四个 port，D0/D1 走 DP 1.2，D2/D3 走 HDMI 2.0（支持 MHL 2.2），所以前端电路要同时兼容两套握手协议。这里把每根信号怎么接、接错会怎样拆开讲。

2.1 HPD 链路：串阻、下拉和 Open-Drain GPIO 三件套

HPD 是最容易"量着有波、用着翻车"的信号。RTD2795T 的 HDMI HOTPLUG 必须选 Open-Drain 模式的 GPIO，要求 5V tolerance，并且 GPIO 外部要挂 100K 到 GND。DVI/HDMI 的 Hot-plug 检测电阻这里给出的是 1K。很多工程师会把 1K 理解成上拉，其实这条链路真正的作用是把热插拔状态以开漏方式拉低/释放，1K 是限流和抗 ESD 的串阻，100K 才是把空闲状态钉在低电平的下拉。

DP 的 HPD 规则和 HDMI 略有不同：串 100Ω 电阻进 IC，外部留 100K 落地电阻，Pull High 电阻不可上件。以我的经验，DP 侧真正容易错的是把 HDMI 那套 1K 串阻直接搬过来，导致 HPD 上升沿变缓。RTD 的 GPIO 输入有施密特整形，但 100Ω 串阻 + 100K 下拉是原厂验证过的组合，先照抄再调。

// HPD 引脚配置示意（RTD MFP 写法，寄存器号以原厂SDK为准） #define HPD_HDMI0 GPIO_PIN_102 // D2 的 HDMI HPD #define HPD_DP0 GPIO_PIN_103 // D0 的 DP HPD void hw_hpd_init(void) { // HDMI HPD: Open-Drain + 100K 内部下拉，外部再放 100K 到地 mfp_set_mode(HPD_HDMI0, MFP_MODE_GPIO); mfp_set_drive(HPD_HDMI0, MFP_DRIVE_OPEN_DRAIN); pad_set_pull(HPD_HDMI0, PAD_PULL_DOWN_100K); // DP HPD: 串100R进IC，外部100K落地，不上拉 mfp_set_mode(HPD_DP0, MFP_MODE_GPIO); mfp_set_drive(HPD_DP0, MFP_DRIVE_INPUT); pad_set_pull(HPD_DP0, PAD_PULL_DOWN_100K); }

Open-Drain 不能省，原因在于 HDMI 设备端（显卡/机顶盒）的 HPD 输出也有自己的上拉，两边如果都是推挽输出，热插拔瞬间会出现短暂的对冲电流。开漏输出天然允许线与，配合 100K 下拉才是干净的握手。DP 的 HPD 同理，但 DP 源端对 HPD 的驱动能力更弱，串阻要压到 100Ω 而不是 1K。

2.2 DDC 电平、EEPROM 切换和 CEC 互联

HDMI connector 的 Pin 11 用作 HDMI CABLE Detect，用于判断线缆是否插入，属于可选功能，接法上拉 1K 到 5V 再进 GPIO。DDC-CI 相关的串阻位置也要留意，原厂建议先上 0Ω，遇到 DDC/CI 兼容性问题时可以换成几十到几百欧姆再验证。

HDMI DDC 的 SCL 有个常被忽略的硬指标：HDMI CTS 规定高电平不得低于 4.5V。RTD 的 DDC 电源来自 HDMI_5V，而 SCALER 内部 I/O 是 3.3V，所以 5V 与 HDMI_5V 之间的隔离二极管必须选顺向压降小的，例如 BAT54CW（约 0.2V）。如果用了普通 1N4148（约 0.7V），5V 经过二极管后只剩 4.3V，直接低于 CTS 下限，HDMI 认证时 DDC 电平一项就会挂掉。SCALER DDC 的输入阈值也要对照：VIH 2.0V、VIL 0.8V，量波形时按这个标准判断余量，而不是只看有没有波形。

配套的 EDID EEPROM 切换电路，原厂建议选支持 segment read 的 EEPROM，不要用 24C02。用 GPIO 控制 24C02 的 A0 走 EDID 切换时，D3 的 EDID_SEL 要 link 到 normal block GPIO，不能放在 VCCK_OFF 区域会浮动的 pin 上。

# 用 i2cget 验证某路 HDMI DDC 是否能读到 EDID（以 i2c-1 为例） modprobe i2c-dev i2cget -y 1 0x50 0x00 b # 读 EDID 首字节，应返回 0x00 i2cget -y 1 0x50 0x80 b # 读 extension flag，HDMI 一般有扩展块

如果第一脚读不到 0x00，优先检查 DDC 上拉是否接到了 HDMI_5V 而不是 3.3V；再查 BAT54CW 的压降和 SCL 波形。多路 HDMI 输入的 CEC 脚要短接互连，HDMI CTS 要求各 CEC 之间阻抗小于 5Ω，PCB 上直接用 0Ω 或短粗走线连通，不要依赖 GPIO 切换。外接 HDMI Switch 的机型，原厂建议全部挂在 D3 HDMI Port，因为 D3 的 DDC 通道在固件里默认支持更完整的 EDID 透传和 HDCP repeater 逻辑。

2.3 DP AUX 通道：偏置电阻、串联电容和 P/N 方向

DP 的 AUX 通道比 HDMI DDC 复杂在两点：双向半双工、且对共模电平有要求。原厂要求 AUX-CHP 用 1MΩ 上拉到 3.3V，AUX-CHN 用 1MΩ 下拉到 GND，这组 1MΩ 是给 AUX 的共模偏置用的，不能省成 10K，否则 AUX 边沿会被拉垮。AUX 进 SCALER 之前要串 100nF（0.1uF）电容，位置尽量靠近 IC，避免面板端没串电容时把 DC 电平直接灌进来。

AUX 的 P/N 方向是硬约束：Aux-Channel 的 P-N 不可 Swap，这一点和 TMDS 的宽容度完全相反。Layout 阶段如果发现 AUX 走线需要绕线，优先调整 DP connector 或 IC 的位置，不要靠交叉换层硬换方向。DP 输入侧 4 组 Lane 可以任意接，PN 也可以任意交换，这是 DP 比 HDMI 灵活的地方；但 AUX 只有一对，P/N 接反直接握手失败。另外一个容易被忽略的预留：AUX P/N 之间（靠近 IC 端）预留 68pF（也可以用 33pF）电容位，用来滤 AUX 共模噪声。这颗电容在 DP 1.2 5.4G 速率下尤其重要，正常验收时不焊，遇到 AUX 误码再上件验证。

cable detect 的接法分两种：标准 DP connector 用 pin 16，mini DP connector 用 pin 14，统一 10K 上拉到 3.3V。如果 D0/D1 被配置成 DP 输入，DP_SINK_ASS_P、DP_SINK_ASS_N 和 DP_CABLE_DET 这三根信号都一定要接到 IC 的 GPIO，不能悬空，否则固件无法判断 DP source 的插入状态，热插拔会延迟好几秒。

2.4 TMDS 交换规则与高速信号 ESD 取舍

HDMI/DVI 的 TMDS 在 RTD27 平台上给了三组交换自由度：TMDS0 与 TMDS2 可以互换，每组差分的 P/N 可以互换，TMDS CLK 的 P/N 因为同相位所以可以任意接。这三条规则意味着 Layout 几乎不用为了 TMDS 绕等长绕到怀疑人生。但交换必须在固件里做对应的 lane swap 配置，硬件评审时可以先用一个映射校验逻辑先验证 net 名和配置一致性：

# 校验 TMDS 通道映射：输入是 [T0,T1,T2]，输出是实际走线顺序 mapping = [2, 1, 0] # 例：T0 与 T2 对调 assert sorted(mapping) == [0, 1, 2], "TMDS0/1/2 必须各出现一次" # PN 交换在每条 channel 内部允许，不参与通道级校验 # CLK 的 P/N 同相位，任意接均可，但建议 P 走参考层完整 print("TMDS lane mapping OK:", mapping)

单从电气上看，三组 lane 任意交换都不会点不亮，但每个交换都要在 FW 的 DPD 表里同步，否则显示花屏且 EDID 校验正常，特别容易误判成 PCB 走线问题。高速信号线（TMDS、DP Lane）不要预留 ESD 保护器件位置，直接从线路上删掉。RTD 原厂反复强调这一点：传统 ESD 二极管的结电容在 6G 速率下会明显劣化眼图，信号完整性收益远大于 ESD 保护收益；需要防护的话用走线末端加宽铜皮加 TVS 阵列，且 TVS 结电容必须小于 0.3pF。支持 DP 5.4G 或 HDMI 6G 的机型必须做四层板，两层板在这个速率下参考层不连续，插损和串扰都没法看。

3. GPIO 规划与电源域：从 5V tolerance 到 VCCK_OFF

RTD2795T 的 GPIO 是硬件 review 里占用时间最多的一块。这颗芯片很多引脚身兼数职，而且不同 bank 的电压耐受等级不一样，一旦复用了不该复用的 pin，轻则开机时序不对，重则芯片寿命受损。这一章把三类最常见的坑拆开：电压耐受、复用冲突、掉电浮动。

3.1 三种电压耐受等级，很多硬件工程师只记得两个

RTD 的 GPIO 按耐受等级分成三种：5V tolerance even when power-off（IC 没电时也能承受 5V）、5V tolerance even when power-on（IC 有电时才可承受 5V）、3.3V tolerance（只能承受 3.3V）。HPD、EDID_WP 这类即使掉电也会被外部设备拉高的信号，必须落在第一种；普通 GPIO 如果接了 5V 电平的 panel power 控制，则要确认是第二种，否则 IC 掉电时外部 5V 会从 I/O 倒灌进 VCCK 域。

// 3.3V tolerance 的引脚不可用于 5V 域信号，示意检查逻辑 typedef enum { TOL_5V_POFF, TOL_5V_PON, TOL_3V3 } gpio_tol_t; bool check_gpio_violation(gpio_tol_t tol, uint8_t ext_voltage_mv) { if (ext_voltage_mv > 3300 && (tol == TOL_3V3 || (tol == TOL_5V_PON && g_chip_power_off))) { return false; // 违规：超出耐受 } return true; }

特别提醒两点：Pin 94~97 一旦配成 ADC 模式就只有 3.3V tolerance，没有 5V tolerance，而且这颗 ADC 只有 5bit，别拿它做高精度电压采样；Pin 209~211 是 3.3V tolerance 的。另外 GPIO 当 input 用的时候不可输入负电压，典型场景是耳机侦测（HP_DET）：拔耳机瞬间插孔弹簧片会产生负压尖峰，可能超过 -0.3V 的绝对最大值，进而影响旁边 GPIO。处理办法是 HP_DET 先经过一颗 NMOS 反向再接入 IC GPIO，这样 IC 引脚上只有 0V/3.3V 两种电平。

3.2 DDC/GPIO 复用冲突：只有 GPI/OD，没有 Push-Pull

DDC 专用口（PIN74~77、PIN212~215）只有 GPI 和 Open-Drain 两种模式，没有 Push-Pull 设置。这意味着这些引脚不适合直接驱动 LED 或背光使能之类的负载，只适合 I2C 和电平检测。I2C 总线一定选 Open-Drain 的 pin，否则多设备并联时 SCL/SDA 会被推挽输出打架。FLASH_WP 只允许用 PIN190，这个没有商量余地，换到其他 GPIO 会导致 SPI Flash 写保护控制失效。

另一个容易踩的是 FW 开启 audio function 后，Pin109~117 不能再拿来当 MCU GPIO 控制脚位，因为这些脚上会有 1.65V 的 bias，直接拉高拉低会干扰音频通路。原厂建议：如果 audio block 设成 analog 输出，I2S 必须错开 audio block 改到其他脚位上；SPI BLOCK（PIN153~157）一旦开启 SPI 功能全部不能当 GPIO 用，两项功能互斥。

IO expander 是方案商常用来扩 GPIO 的手段：I2C + INT 可以扩展出 8 个 GPIO，原厂建议用 PCA9554/PCA9555，默认配成 GPI。注意 PCA9554 配成 input 时内部有 100K 弱上拉到 VDD，外部如果又接强下拉会分压出不确定电平，所以 DPx_SINK_ASS_P/N 这类需要明确电平的信号不要接到 IO expander 上，直接进 IC GPIO 更稳。做原理图 review 时，我一般会拉一张全 pin 的复用表，把 GPIO 用途逐项和固件的 MFP 配置对比，重点看默认 GPIO 与 MFP 默认状态是否一致。

3.3 电源树、VCCK 反馈和散热

电源部分原厂的立场很明确：3.3V/1.1V/1.8V 都用 DC/DC，效率比 LDO 高出一截。1.1V_OFF、1.8V 的 EN 要接 GPIO，进入 powersaving 时直接关断；VCCK_ON/VCCK_OFF 在 RTD2795QT/RTD2795TH（overclocking model）上必须≥1.13V，否则亮度拉满或跑 4K 高刷时主频不稳。DC/DC 的 FB 反馈点要拉到 IC 正下方 bypass 电容处，避免 PCB 走线和过孔压降导致 SCALER 实际吃到 1.05V 而板端量到 1.12V 这种假象。PIN80/83/86 电源必须接 POWER，这几个 pin 是内部某些域的供电入口，不是普通 GPIO。

IC 电源用的 Bead 要确认额定电流，原厂下限是 2000mA，Bead 额定电流不足时大电流场景下会饱和，电感量掉下去等于没滤波。功耗方面注意两点：第一，功耗计算一定要加散热片，特别是 QHD165/QHD180 这类高频面板方案；第二，3.3V 和 1.1V_ON 合并计算 powersaving 时要低于 0.1W（约 3.3V:10mA、1.1V_ON:60mA），达不到的话在系统 suspend 时要把外设和 panel 供电一起切掉。DP connector 的 PIN20 必须对外供 3.3V/500mA，且不能和 SCALER 3.3V 共用，DP 8.5 inrush 测试会把 PIN20 短路到地量 inrush current，要求小于 12A，可以在 PIN20 上挂不超过 2.2uF 的稳压电容限制冲击。MHL 2.2 每个 port 需要提供 5V/0.9A 最大充电能力，MHL 充电 5V 只可挂 0.1uF 小电容；多个 MHL 口同时存在时，电源设计要把充电电流和 SCALER、panel 的功耗一起算进去，别按单个口 0.9A 留余量。

3.4 时钟、电阻和掉电浮动

Crystal 频率 14.318MHz，误差最大 ±200ppm。Crystal 与 IC 之间的 XO 信号要预留一个电阻位置，先上 0Ω，遇到起振问题再换成几欧姆到几十欧姆的阻尼电阻。更关键的参数是负性阻抗（-R），要求至少是晶体等效串联电阻（Re）的 5 倍，否则振荡余量不足，低温起振慢。

掉电浮动是检查表里反复出现的坑：PIN143~166 在 powersaving/poweroff 时会 floating（VCCK OFF），Pin109~117 配成 GPIO 时同样会 floating。这意味着这些引脚不能去控制必须保持确定电平的外部器件，比如 panel power 或背光。我会把 floating 的 pin 一律加外部下拉电阻，阻值不要超过 10K，RTD 原厂对 GPIO pull high 电阻的上限就是 10K，超过之后电平建立时间和抗干扰都会劣化。PWM0~PWM5 不要重复使用，IR receiver 建议按 NEC_DTV328、SONY_B102P、PHILIPS_RC625 三套码表做兼容。

4. 音频路径与 I2S 采样率：电容、地分割和 MCLK

RTD2795T 的音频部分看似是 AOUT、HPOUT、I2S 三选一，实际上电容选值和接地方式直接决定底噪和 pop 声。这一章按耳放/扬声器、地分割、I2S 采样率三层来讲。

4.1 耳放和扬声器输出：交连电容与分压电阻

Pin109/110（HP_R/HP_L）外部要接 1K 下拉电阻到地，交连电容 100uF 至耳机；如果走 LINE IN 则串 10uF 电容，效果更好。LINE IN 需要加分压电阻，建议比例 2/3，因为 PC 音频幅度超过 1Vrms 时，即使内部 audio gain 已经压到最小，输入级仍会失真。很多人以为靠固件调增益能兜住，实际上前端一旦削顶，后面怎么调回来都是失真的。

Pin116/117 是 Speaker Out，串接电容到 AMP 输入，以 AMP input 对地阻抗 10K 估算，频率响应要覆盖 20Hz~20KHz，电容建议 1uF；实际容值按 AMP 输入阻抗计算，不是随手抓一个 10uF。Pin115 需要放一颗 1uF 电容对地，原厂明确说对 audio performance 有帮助，这是模拟输出的内部偏置退耦，不能省。

# 计算音频交连电容下限：R_load=10k, f_low=20Hz import math R_load = 10_000.0 f_low = 20.0 C_min = 1 / (2 * math.pi * R_load * f_low) print(f"C_min = {C_min * 1e6:.2f} uF") # 约 0.80uF，所以选 1uF 是合理的

SOUT 直接接音频放大器输入电容，不要接对地电阻分压，否则 audio performance 下降且插拔瞬间有 pop noise。AOUT 和 HOUT 尽量不要同时输出，两路同时打开时 performance 会有差异，量产固件里通常做二选一。Pin109~117 在 FW 开启 audio function 时会有 1.65V bias，这条已经在上章 GPIO 部分提过，硬件上不要在这组 pin 上挂会影响偏置的电路。

4.2 AUDIO_GND 与 HP_GND 的地分割

音频地的处理是底噪的分水岭。AUDIO_GND 与 AUDIO_HP_GND 必须分开，再通过 Bead（0Ω）接回 DGND；AUDIO_V33 与 AUDIO_HP_V33 供电也要用 Bead 分开、独立供 3.3V，两组电源的 bypass 电容必须下到各自的地，不要下到 DGND。如果只有 I2S 或 SPDIF 输出，没有 analog 输出，可以不分割地，直接下 DGND。

这里有一个容易反复的评审点：参考设计里看起来只多了一个 0Ω，但对耳机插拔瞬间的 pop 声影响很大。HP_GND 与 DGND 之间的 0Ω 应该靠近 IC 的 AGND pin 而不是靠近耳机座，否则回流路径绕一圈，pop 声反而更差。靠近耳机座的位置建议用星形接地，避免耳机地电流串回 codec 的 AGND。

4.3 I2S/SPDIF 采样率：没有 SRC，MCLK 必须跟着 EDID 走

这颗 SCALER 不支援 SRC（Sample Rate Conversion），所以 I2S/SPDIF 输出的采样率必须实时跟随 EDID 内容。HDMI CTS 要求的三个采样率（32kHz、44.1kHz、48kHz）都要在 EDID 里建好；PC 输出一变，SCALER 必须立刻切换 MCLK 分频，后端 DAC 也要能接收变动的采样率。如果 DAC 是固定 MCLK 的老型号，这里会直接出沙沙声。最高支持 192kHz，但每切一次采样率都需要硬件重新同步，建议固件里做采样率变化中断，而不是轮询。

I2S 输出的 DATA 要拉 SD0，SPDIF 输出拉 SPDIF0，不要任意挑，否则 firmware 里的 audio 编解码管线对不上。接 I2S 输出时预留 RC 电路，R 默认上 0Ω，C 不上件，方便后续调时序。从 DP/HDMI 输入的 audio 转成 I2S/SPDIF 后，音量只能缩小不能放大，这和模拟域的 gain 结构有关，固件里不要试图把 digital gain 推到 0dB 以上。Line In 的 full scale input 和 Speaker/Headphone 的 full scale output 都按 0.9Vrms 设计，外部 AMP 的增益要留在这之外的余量。

5. eDP 输出、MST 与调试口预留

最后一章收在 RTD2795T 输出侧。这颗 IC 没有 LVDS 输出，面板侧只走 eDP 或 V by One，所以 eDP TX 的 lane 映射、AUX 串联电容和 HPD 共用逻辑，是点屏阶段最常排查的地方。此外还有 FreeSync MPRT 相关的 TCON pin 选择，以及留给产线调试的 GPIO/DDC 测试点。

5.1 eDP TX Lane 交换宏与 HPD 共用

eDP 输出有第一组和第二组之分，PIN143/144/145 推 eDP Panel 的 AUX2 与 HPD2，PIN146/147/148 推 eDP Panel 的 AUX1 与 HPD1，两组之间不可任意交换。eDP TX 的 AUX 一定要串 100nF 电容，这是防面板端没串耦合电容时的 DC 风险；eDP 的 AUX 要不要上拉/下拉取决于面板规格，原厂建议不接。FW 里通过两个宏控制 lane 交换：

#define _PANEL_DPTX_1_1_LANE_SWAP // 4lane eDP HBR out: LANE0-3 => LANE3-0 // 2lane eDP HBR out: LANE0-1 => LANE1-0 #define _PANEL_DPTX_1_1_LANE_PN_SWAP // 所有 lane 的 P/N 同时交换： // 0P 0N 1P 1N 2P 2N 3P 3N => 0N 0P 1N 1P 2N 2P 3N 3P

两个宏同时打开时普通面板 4K 60Hz 可以点，但 lane swap 只支持整组映射，不支持单独把 Lane1 和 Lane2 换位。如果面板是 AUO M270QAN02.0 这类没有独立 HPD 的型号，1st eDP 和 2nd eDP 共用一根 HPD，SCALER 的 DP_TX_HPD_1 与 DP_TX_HPD_2 需要短路接到面板 HPD，PCB 上预留可以切开的 0Ω，方便后续单/双屏切换验证。V by One panel 只接 VTX0~VTX3，且要确认 VBO 的 LOCKN 和 HTPDN 波形在点屏瞬间的先后顺序，VB1 初始化时序不满足时画面会闪一下黑。

5.2 DP MST 与调试口预留

支持 DP MST 的机器必须做 4 层 PCB，因为 DP IN 和 DP OUT 都是 5.4G。MST 连接器 pin assignment 与普通 DP IN 不同，box-to-box receptacle connector 的 CONFIG1/CONFIG2 需要 1MΩ 弱下拉到地，不要省略，否则固件读不到正确的链路配置。DP MST 的 4 Lane 走线不要穿插 GND 过孔，总长尽量控制在 11cm 以内，超过这个长度要重新审视走线层和连接器位置。

开启 RTK Advanced MBR（_RTK_ADVANCED_MOTION_BLUR_REDUCTION_SUPPORT）的机型，Strobe Backlight Control（_PCB_MBR_TCON_PIN）只能选 TCON[4]/[5]/[6]/[10]/[11]/[12]/[13]；开启 Adaptive MBR（_ADAPTIVE_MOTION_BLUR_REDUCTION_SUPPORT/_DRR_MOTION_BLUR_REDUCTION_SUPPORT）时用 TCON[8]/[9]/[10]/[11]/[12]/[13]。这个选择直接影响 FreeSync 下的背光扫描相位，评审时对着宏定义检查，不要自己发明 TCON pin。SDCD_Read_Request 的开关按原厂建议默认 CDF 和 EDID 对应位填 N；如果 HPD 通过 100K 下拉强制拉低，再填 Y。产线上一旦出现 DP 热插拔后 EDID 读取超时，优先查这组配置而不是换线。

最后一条实务：未使用的 GPIO 至少留 2 根拉 test point，未使用的 DDC channel 也拉出来。这根线在 DVT 阶段会救你很多次——不管是量 HPD 时序、抓 DDC 波形，还是用飞线把某个复用脚引出来做逻辑分析，都比拆 BGA 强。

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