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【开源】KU5P 全硬件 UDP 以太网回环，10G/25G/40G 一套核心，clone 即构建

是什么
基于 Xilinx Kintex UltraScale+ KU5P 的硬件级 UDP/IP/Ethernet 协议栈示例。收包→解析→校验→（端口 1234）交换源/目的地址→FIFO 缓存→原路回发，纯逻辑实现，用于快速验证高速以太网链路。

技术栈

• 硬核 MAC：xxv_ethernet（10G/25G BASE-R）、l_ethernet（40G BASE-KR）
• 数据接口：AXI-Stream；40G 用ethernet_adapter做 256↔64bit 位宽转换与跨时钟域
• 时钟：板载 200MHz LVDS + GT 参考 156.25MHz，MMCM(clk_wiz_0) 生成 100M/156.25M/390.625M
• 网络参数：IP192.168.1.128，MAC02:00:00:00:00:00，UDP 端口1234
• RTL 源自 verilog-ethernet（MIT）

工程结构 & 上手

• 三个子工程：xxvethernet_10g/xxvethernet_25g/ethernet_40g，共享fpga_core.v+rtl/+lib/
• 每个tcl/下有build.bat：自动搜索本机 Vivado 2022.2 →create_project -dir prj重建工程（含 RTL/XDC/IP）
• 仓库只上传重建脚本，Vivado 工程与生成产物落在被.gitignore忽略的tcl/prj/，clone 干净
• 打开tcl/prj/<name>/<name>.xpr→ Generate Bitstream → JTAG 下载，PC 向192.168.1.128:1234发 UDP 即可见回环
• 附 KU5P 板卡手册、FMC-QSFP-X2 子卡手册及 10/25/40G 实测报告（doc/）

适用：高速数采链路验证 / 低时延以太网加速预研 / FPGA 以太网硬核教学 / 光模块·光纤·交换机互通测试。

Issue / PR 欢迎，需要支持其它板卡或速率（含 100G）可提需求。

🔗 仓库：https://github.com/Hello-FPGA/FPGA_UDP