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做高压串联MOS管这个课题，其实是给之前的固态开关项目做技术复盘。当时要做一个3kV直流母线的快速投切装置，翻遍了目录册，单管1200V的CoolMOS最合适，但耐压摆在那里，怎么算都差一口气。后来把方案改成两只900V的管子串联，才把系统稳定跑起来。那段时间把串联均压、浮动驱动、动态不均压的坑踩了个遍，今天把这些东西系统整理一遍，希望能给同样在高压固态开关、脉冲电源、直流断路器领域折腾串联MOS管的朋友一些参考。

先说实话：MOS管串联这件事，原理上看起来只是“两个开关叠起来用”，但实际做起来，每一个细节都在跟你不讲道理。阻断了要解决漏电流不均，开通关断了要解决寄生电容不均，驱动侧要解决高压浮动供电，布局上还要跟高压爬电和回路电感较劲。任何一个环节没处理好，轻则发热不均，重则炸管。

下面从原理到工程落地，把整个设计链路摊开来讲。

1. 为什么单管耐压不够时，串联是绕不开的选择

1.1 串联MOS管的典型应用场景

先说大家最常用的应用场景。电力电子里头，直流母线电压超过单管耐压的情况非常常见：

• 直流固态断路器（DC Solid-State Breaker）：母线电压1.5kV~3kV，要快速切断故障电流，IGBT可以但速度不够，MOS管串联是不错的选择。
• 高压脉冲电源：比如医疗美容的射频电源、静电除尘电源、粒子加速器调制器，动辄5kV以上的脉冲，单管根本没法做。
• 高压直流充电/放电设备：特别是那种电池组串联充放电管理的高压侧开关。
• 逆变器里的多电平电路的辅助开关：虽然不是严格的串联，但耐压策略是同一个思路。

在这些场合，与其花大价钱买超高压IGBT，不如用成熟的低压MOS管做串联，既能保持MOS管的高频特性，成本上也可控。

1.2 串联电路的三个"不均匀"，是全部问题的源头

MOS管串联之后，理想的模型是两个理想开关串联，电压自然均分。但实际器件有三个维度不可能完全一致，这也是所有串并联器件设计的核心矛盾：

1. 阻断态漏电流不一致：每个管子内部的体二极管反偏漏电流（(I_{DSS})）不同。漏电大的管子会先承压，漏电小的管子承受过高电压。
2. 寄生电容不一致：(C_{iss})、(C_{oss})、(C_{rss})在制造工艺上存在离散性，开关瞬态过程中电容分压导致电压不均。
3. 驱动时序不一致：两个管子如果栅极信号到达时间有偏差（哪怕只有几十纳秒），先关断的管子会扛下绝大部分母线电压，瞬间过压。

这三点是整个串联设计的切入点。后面所有的均压电路和驱动策略，本质上都是在跟这三个"不均匀"作斗争。

1.3 很多人问：串联是不是直接连在一起就行了？

这个问题我在技术群里见过不下十次。直接连，空载静态测试也能开，但动态一上去就出事。

拿一个实际经历来说：我最早验证串联方案时，直接把两只900V管子的D-S首尾相连，栅极驱动用两个独立的信号发生器各发各的PWM。静态电压分配看起来还行，但用示波器一看开关瞬态，低压侧管子（靠近负母线那个）关断瞬间Vds尖峰干到了1100V，直接击穿。管子炸了之后我才意识到，两个信号发生器的触发延迟差了几十纳秒，这在低速开关心态下无所谓，但在高压串联语境下就是致命的。

所以，串联设计从第一步就要把"均压"当成一个系统问题来对待，而不是靠管子自己"分摊"。

2. 阻断态均压：静态漏电流带来的"静悄悄的分布不均"

2.1 为什么漏电流差异会导致静态不均压

静态均压是最直观的问题。MOS管在阻断状态下，等效为一个高阻值电阻并联一个小电流源（漏电流 (I_{DSS})）。这个漏电流大约是微安到毫安级，取决于结温和器件批次。

两只管子串联时，流过它们的漏电流必须相等（因为同一支路电流处处相等），但每只管子自身的"漏电能力"不一样——需要更细说一点：

• 如果管1漏电能力强（等效电阻小），在相同的电压下，它能流过的漏电流更大。
• 但串联支路电流只有一个，所以管1只分到较小的电压就能维持这个电流，管2则要分到较大的电压。

结果：漏电流大的管子被"自动降压"，漏电流小的管子承受更高电压。温度升高后，MOS管的漏电流指数上升，差异进一步拉大，形成一个正反馈，严重时甚至导致单管击穿。

2.2 静态均压电阻的选择与计算

解决办法是给每只管子在D-S之间并联一个阻值远小于漏电流等效电阻的均压电阻。这样一来，流过电阻的电流占据了主导，漏电流的差异就被"淹没"了。

均压电阻的选型经验值：流过电阻的电流取最大漏电流的5~10倍。设母线电压 (V_{DC}) = 2000V，3只900V的MOS管串联（留20%降额），每只管子按数据手册标称(I_{DSS}) = 100μA（典型值，实际可能到1mA）。

阻值计算：

[ R_{balance} = \frac{V_{DC}/N}{I_R} ]

取(I_R = 10 \times 1mA = 10mA)，则：

[ R_{balance} = \frac{2000/3}{0.01} \approx 66.7k\Omega ]

功耗：

[ P_{R} = \frac{(V_{DC}/N)^2}{R_{balance}} = \frac{(667)^2}{66.7k} \approx 6.7W ]

看到没，这个功耗相当可观。这也是为什么高压串联应用中，均压电阻必须选大功率、低温度系数的类型，而且还要留热设计余量。实际调试中我用过2W的电阻，温度飙升到明显烫手，后来换了5W的铝壳电阻才稳定。

一个实际折中方案：如果母线电压长期不会顶到最大值，可以适当增大阻值、减小均压功耗，但要通过最恶劣工况评估静态不均压的最大电压偏移，确保任何一只管子都不超过80%的额定耐压。

2.3 均压电阻对动态均压的帮助有限

很多人以为并联了大电阻，动态问题也顺带解决了，这是误解。均压电阻的阻值在几千欧到几十千欧，而MOS管的寄生电容在皮法到纳法级。开关瞬态的时间尺度是纳秒到微秒，在这个尺度上，电容的阻抗远小于电阻，动态电压分布主要由电容决定，电阻几乎不起作用。

所以，静态均压电阻解决的是"阻断时间长、稳定状态"的均压问题，动态均压必须另想办法。

3. 开关瞬态均压：真正决定成败的硬骨头

3.1 关断瞬态的电压分配机制

先看最危险的情况——关断过程。

两只串联MOS管，假设原始驱动时序完全同步。关断时，管子从导通过渡到阻断，D-S间电压从接近于0开始上升。在这个过渡过程中，母线电压的分配主要由两只管子输出电容（(C_{oss})）的比值决定。按照电容分压原理，电压分配与电容成反比，初始阶段电容小的管子电压上升得快，电容大的管子电压上升得慢。

如果(C_{oss})差异大，或者驱动时序有偏差，先关断的管子退出饱和区，承担全部母线电压；后关断的管子还处于低阻状态，电压几乎为零。这瞬间的过压就是炸管的第一大元凶。

开通瞬态的情况刚好反过来。后开通的管子先承受高压，先开通的管子优先导通，把电压"甩"给另一个还没开通的管子，同样危险。

3.2 米勒效应对串联均压的致命影响

这里必须重点讲米勒效应，因为这个概念经常被误解。

MOS管的栅极和漏极之间存在寄生电容(C_{gd})（也称米勒电容(C_{rss})）。在关断过程中，当栅极电压下降到米勒平台电压时，漏极电压开始上升，变化的(V_{ds})通过(C_{gd})向栅极注入位移电流，这个电流方向是从栅极抽走电荷，相当于在抵抗栅极电压下降。

在串联系列中，如果两只管子的(C_{gd})差异较大，它们通过米勒效应"自我刹车"的程度就不同。(C_{gd})大的管子，米勒效应强，关断速度变慢，电压上升慢；(C_{gd})小的管子，关断速度快，电压上升快。这进一步加剧了瞬态不均压。

更让人头疼的是，(C_{gd})是强非线性电容，随(V_{ds})变化能变化几个数量级，很难通过仿真精确预估。

3.3 实测案例：驱动延迟的微小差异如何放大过压

拿我在实验中得到的一组数据来说明。两只相同的900V CoolMOS串联，母线电压1.6kV，栅极驱动信号的延迟差异故意调到100ns：

• 先关断的管子（A管）：Vds峰值达到1150V，远超降额后的810V安全线。
• 后关断的管子（B管）：Vds峰值只有450V。

这里100ns的差异，就产生了700V的不均压。原因在于，A管已经退出导通进入阻断状态时，B管还在导通，母线电压几乎全部压在A管身上。这就是串联MOS管驱动设计中的"时序正义"。

但现实中，驱动变压器绕组不对称、光耦传播延迟差异、栅极电阻差异，都会导致几十甚至几百纳秒的延迟差异。所以纯靠"尽量同步"很难根治，需要用电路来吸收。

3.4 三招动态均压：栅极补偿、输出电容补偿、RC缓冲

工程中常用的动态均压方法有以下几种，我在实践中都验证过：

• 栅极电容补偿法：每只管子的栅极和源极之间并联一大一小两组电容（比如10nF/1nF），让栅极电荷主要从外并电容走，从而"遮蔽"(C_{gd})差异带来的米勒效应。相当于给每只串联的管子装上了一个"惯性飞轮"，谁也别想关得太快或太慢。
• 输出电容补偿法：在D-S间并联一个无感电容，让总输出电容（外并电容+(C_{oss})）的差异被外部大电容均摊掉。这个方法见效快，但牺牲开关速度，会增加关断损耗。
• RC缓冲电路（Snubber）：D-S间串一个电阻加电容（Rsnubber + Csnubber），既做动态均压，又抑制关断振铃。典型参数：Rsnubber几十欧姆左右，Csnubber几百皮法到几纳法。

三种方案不冲突，可以组合使用。在1.6kV母线上，我用的是栅极并联10nF电容加D-S并联1nF输出电容的组合，实测关断峰值从1150V压回了860V以内，虽然损耗增加了，但在可接受范围。

3.5 关于振铃：从RLC谐振的角度看开关瞬态

串联电路里还有一个高频振荡现象值得单独说。关断时，母线寄生电感和MOS管输出电容组成一个RLC串联谐振回路。谐振频率可以估算：

[ f_{ring} = \frac{1}{2\pi \sqrt{L_{loop} \cdot C_{oss,eq}}} ]

假设环路电感(L_{loop}) = 100nH（这是普通功率PCB布局的典型值），等效输出电容(C_{oss,eq}) = 500pF，则(f_{ring}) ≈ 22.5MHz。这种高频振铃如果幅值过大，叠加在直流母线上，就会导致过压尖峰，同时产生严重的EMI。

抑制振铃的有效手段就是RC缓冲。RC的引入等效于在谐振回路中增加阻尼，让能量以热能形式消耗掉。RC参数的选取不是拍脑袋，通常用示波器先测出振铃频率，再反推环路电感：

[ L_{loop} = \frac{1}{(2\pi f_{ring})^2 \cdot C_{oss,eq}} ]

然后选择：

[ R_{snubber} = \sqrt{\frac{L_{loop}}{C_{oss,eq}}} ]

这个(R_{snubber})是临界阻尼电阻值，实测中还要在这个值附近用示波器微调，以振铃幅值最小为准。这个"实测-反推-再调"的过程，是开关电源调试中最常见的闭环流程。

4. 驱动设计：高压浮动侧的栅极控制，不只是加个光耦

4.1 串联高压侧驱动的本质困难

串联的MOS管里，低压侧管子的源极可以接到系统地，栅极驱动相对容易；高压侧管子的源极是浮动点位（处于高压半桥中间的电位），栅极驱动信号必须"悬浮"在这个高压电位上。

这意味着栅极驱动供电也必须隔离。最常用的方法有三种：

1. 自举电路（内部自举，适用于半桥拓扑）
2. 隔离驱动变压器（脉冲变压器）
3. 隔离电源+光耦/数字隔离器

对纯串联开关（不是半桥逆变）来说，自举电路并不合适，因为自举需要负载周期性地把中点电压拉到低电位来给自举电容充电，而在纯串联开关中，这个前提不存在。所以重点看后两种。

4.2 驱动变压器方案：简单可靠，但要处理磁复位

驱动变压器是串联MOS驱动最常用的方案。一个磁环变压器，原边一个绕组，副边两个（或多个）绕组，分别驱动各串联管子。绕制时副边绕组数跟管子数一一对应，原副边匝比一般是1:1。

由于副边绕组在同一个磁芯上，天然能做到纳秒级的信号一致性，这对串联均压是极大的优势。但驱动变压器有两个坑：

• 磁复位：正脉冲驱动开通，关断时需要给变压器施加反向电压复位磁通，否则磁芯会饱和。解决方法是栅极驱动电阻上并联一个二极管，让关断时栅极电荷快速通过二极管放掉，同时驱动芯片用半桥输出（推挽），原边在关断期间输出低电平。
• 占空比限制：传统单极性驱动变压器在占空比接近50%或超过50%时，磁复位时间不够，容易饱和。如果需要大占空比范围，要用全桥驱动或带复位绕组的方案。

我在项目里用过一款高频磁环，匝数是原边10T，副边两个绕组各10T，驱动频率100kHz，占空比40%以内，波形很干净。

4.3 隔离电源+光耦方案：占空比灵活但延迟大

如果占空比变化范围很大，或者需要做软开关（LLC等需要接近50%占空比），驱动变压器就不方便了。这时可以用"隔离DC-DC电源+光耦/数字隔离器"的方案：

• 隔离DC-DC电源给高压侧的驱动芯片供电（比如用B0515S这种小型隔离电源模块）。
• 信号通过高速光耦（如HCPL-4504）或数字隔离器（如Si8620）传到高压侧。
• 高压侧用一个MOSFET驱动器（如UCC27524）放大信号。

这个方案的优点是没有占空比限制，缺点是光耦的传播延迟大、延迟离散性也大（不同批次可能相差几百纳秒）。为了同步，可以采用延迟匹配技术：给其他通道人为增加等量的延迟线，或者选用带精确延迟匹配的专用隔离驱动器芯片（比如ISO5852S）。

这块在实际调试的时候最费时间。我一开始用两个独立光耦驱动两只管子，用示波器量栅极波形，肉眼可见有大约200ns的时间差，后来换成同一颗双通道数字隔离器，延迟差异降到10ns以内，均压情况立竿见影地改善。

4.4 栅极电阻的取舍与栅极环路最小化

栅极电阻(R_g)的选取，直接关系到开关速度和驱动鲁棒性。

• (R_g)小：开关速度快，开关损耗低，但dV/dt高，容易带来过压尖峰和EMI。
• (R_g)大：开关速度慢，动态均压更容易实现，但损耗增大。

在串联应用中，我建议牺牲一点开关速度，换取均压可靠性。选型时可以从datasheet推荐的(R_g)开始，然后往上加，用示波器观察Vds波形，直到关断尖峰降到安全范围以内。

除此之外，栅极驱动回路必须遵循"最小环路"原则：从驱动器输出、经过栅极电阻到MOS管栅极，再从源极回到驱动器地，这个环路面积要尽可能小。如果环路面积大，环路电感会在开关瞬间产生噪声，干扰栅极电压波形，甚至导致栅极振荡。应优先采用开尔文源极（Kelvin Source）封装的管子，把功率源极和驱动源极分开走线。这就是热词里反复出现的"开尔文接法"，实际用起来确实有效。

4.5 驱动功率的计算

驱动功率不能忽略。MOS管每次开关需要转移栅极电荷(Q_g)，驱动功率公式：

[ P_{drv} = Q_g \cdot V_{gs} \cdot f_{sw} ]

假设(Q_g) = 80nC，(V_{gs}) = 15V，(f_{sw}) = 100kHz：

[ P_{drv} = 80nC \times 15V \times 100kHz = 0.12W ]

单管驱动功率看起来不大，但多个管子串联时，总的驱动功率要乘以N。同时还要考虑驱动芯片的动态电流峰值：

[ I_{peak} = \frac{\Delta V_{gs}}{R_g} ]

这个值通常是安培级，所以驱动芯片的峰值输出电流要注意。

5. 工程落地：环路电感、浪涌吸收与示波器实测

5.1 功率回路电感：电压尖峰的总根源

回到公式层面，关断瞬间的电压尖峰：

[ V_{ds,peak} = V_{DC} + L_{loop} \cdot \frac{di}{dt} ]

如果母线2000V，关断电流变化率(di/dt) = 1000A/μs，环路电感哪怕只有50nH，尖峰就多了50V。要是环路电感达到200nH（这在普通搭棚实验中很常见），尖峰就多了200V。

减少环路电感的措施：

• 直流母排采用正负极叠层结构，让正负回路的电流方向相反、磁场互相抵消。
• 串联的管子紧挨着放置，D-S之间的连线尽量短、尽量宽。
• 吸收电容（高频特性好的CBB电容或MLCC）紧贴母线输入端放置，把高频电流环路缩短。

我在实际布局时，把三只串联管放成一条直线，母线正负极的覆铜层叠在高频吸收电容下方，使整个功率回路面积控制在20mm×30mm以内。实测同样的驱动条件下，关断尖峰比最初搭的飞线实验区小了将近200V。

5.2 RC吸收参数的实测选型方法

前面已经给出了临界阻尼电阻计算公式。实测选型步骤建议如下：

1. 先不加RC缓冲，用示波器量出关断振铃频率(f_{ring})。
2. 假设（或仿真得到）等效(C_{oss,eq})，反推(L_{loop})。
3. 计算临界阻尼电阻(R_{snubber})。
4. 从几pF开始增大(C_{snubber})，一直到振铃幅度明显下降为止。
5. 微调电阻，直到振铃平滑且损耗可接受。

最终我会把参数定在Rsnubber = 10Ω~47Ω，Csnubber = 470pF~2.2nF之间，据经验，损耗通常占系统总损耗的1%~3%，完全可接受。

5.3 示波器测量串联高压电路时容易犯的错

测量这类电路比普通低压电路要小心得多。

• 探头地线夹就是一根天线：地线夹有电感，高频振铃会在测量回路上感应出虚假的电压波形。正确做法是使用短的接地弹簧，或者干脆用差分探头。
• 示波器必须隔离：用普通示波器测量高压侧浮动栅极波形时，示波器探头地端接到电源地，探头尖碰到浮动点，会通过示波器机壳形成放电回路。轻则击穿探头，重则损坏示波器。强烈建议用高压差分探头（如泰克P5200A系列）或者隔离通道示波器。
• 带宽不够会漏掉振铃细节：前面估算过振铃频率在20MHz左右，如果探头带宽只有100MHz，幅值测量会被低通滤波效应压掉不少。至少用300MHz以上的探头。

5.4 串联MOS管调试中两个最常见的故障波形

调试过程中大概率会遇到两类典型问题：

现象一：关断时某只管Vds尖峰特别高

原因排查顺序：先量栅极波形，看两个管子关断时刻是否同步，如果延迟差异大，先解决驱动同步问题；如果栅极波形同步，再查输出电容差异，尝试加D-S电容补偿；如果尖峰还压不住，就直接上RC缓冲，用实测法选定参数。

现象二：开通瞬间有高频振荡

这种振荡通常是米勒电容和栅极环路电感相互作用的结果。把栅极电阻加大到10Ω以上，或者在栅极串小磁珠，一般能压下来。如果振荡频率超高（>50MHz），大概率是栅极环路电感太大，必须优化PCB布局，而不是单纯靠加电阻治标。

6. 关于串联MOS管设计，我再补充几个实操细节

做这个项目半年多，有几个小细节是资料上不会专门提、但实际影响很大的：

温度梯度问题。均压电阻功耗大，散热差异会导致每个管子结温不一样，而结温差异又会反向影响漏电流和开关速度，形成一个恶性循环。所以功率电阻的位置要尽量对称，且与MOS管保持合理距离，别把热量直接灌进管子。

雪崩耐量的作用。即使做了充分均压，也要评估MOS管的单脉冲雪崩能量（EAS）。串联电路中，如果某一个管子因为过压触发雪崩，它能吸收多少能量决定了系统能不能从这次异常中活下来。选型时如果成本允许，尽量选EAS余量大一点的管子。

备用触发电路。在IGBT串联应用里，有个经典做法叫"动态雪崩触发"——检测到某个器件过压时，人为让全部器件同时开通，把能量转移到吸收电路上。MOS管串联也可以借鉴这个思路，增加一个过压检测比较器来控制栅极，实现保护性钳位。这算是一步进阶手段，做好了可靠性会上升一个台阶。

高压测试时的安全距离。2000V以上的板子，空气击穿距离大约是1mm/kV，实际操作中至少要留2~3倍的余量。PCB走线的爬电距离也要考虑污染等级，必要时开槽处理。这个环节省不得，我在测试时曾因为间距不够，爬电拉弧烧了一块板子，教训很深。

串联高压MOS管这条路，原理说复杂也复杂，说透了其实就是：静态靠电阻压住，动态靠电容和驱动时序稳住，损耗和可靠性之间做权衡。工程上没有完美的方案，只有最合适的取舍。上面这些内容基本覆盖了我从设计、仿真到实测的全部经验路径，希望能为你少踩几个坑提供参考。