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做EMC整改这些年，最常被问到的问题就是：为什么我的板子一上电测试，辐射发射就超标？明明原理图是照着参考设计画的，器件也用了规格书推荐的型号，怎么到了实验室就不行？说实话，EMI这东西，理论是一回事，实际板子又是另一回事。很多时候问题不在大方向，而在那些容易被忽略的细节——环路面积、走线方式、接地处理，甚至一个电容的摆放位置，都能让测试结果天差地别。

这篇文章我就拿一个真实的电源产品辐射发射超标案例来拆解，从现象定位、根因分析到整改落地，把整个排查过程完整走一遍。内容涉及emi滤波电路的设计思路、emi电路的参数选型，以及PCB布局怎么过emi这些大家最关心的问题。不管你是刚入行的硬件工程师，还是被EMC问题折磨过几次的老手，这篇文章里的思路和方法应该都能给你一些参考。

1. 案例背景与超标现象

1.1 产品基本信息和测试场景

先说下这个产品的基本情况。这是一款工业控制设备内部的辅助电源模块，输入是24V直流，输出三路：5V/2A、3.3V/2A和12V/0.5A，总功率大概在15W左右。拓扑结构选用的是反激式开关电源，开关频率设置在65kHz。这个频率选择其实挺典型的，65kHz在低功耗辅助电源里很常见，成本和控制IC的选择都比较成熟。

测试标准是CISPR 32，也就是多媒体设备的电磁兼容标准，辐射发射测试在3米法电波暗室进行，测试频段覆盖30MHz到1GHz。在正式跑认证之前，按照惯例先做了一次摸底测试。

就是这个摸底测试，问题一下子就暴露出来了——整机辐射发射在49.5MHz附近出现了一个明显的尖峰，裕量完全不够。

1.2 超标频点与幅度分析

先看测试曲线。在49.5MHz那个频点上，准峰值检测结果达到了46.8dBμV/m，而CISPR 32在3米法下的限值是40dBμV/m，算下来超出了差不多6.8dB。6.8dB看着不算大，但在EMC测试里，这已经是需要认真对待的问题了，如果直接拿这个结果去正式测试，肯定是过不了的。

从频谱特征来看，这个超标信号有几个明显的特点：第一，频点很固定，不是那种宽带的底噪抬高，而是一个尖锐的单点；第二，49.5MHz这个频率和开关频率65kHz之间没有直接的整数倍关系，说明它不是简单的开关谐波直接辐射；第三，在这个频点周围还有几个小一些的谐波峰，但是幅度都低于限值。

做EMC整改的人都知道，超标频点分析是第一步，也是最关键的一步。频点特征直接决定了排查方向。如果超标点正好是开关频率的整数倍，那大概率是开关波形本身的谐波问题；如果像这个案例一样，频点跟开关频率对不上，就要考虑是不是产生了谐振——通常是寄生参数和滤波元件之间形成了某种谐振回路。

另外还要注意一个细节：49.5MHz这个频段的辐射，很多时候不是PCB上直接辐射出来的，而是通过线缆带出来的。产品有几根对外连接线，包括电源输入线和通信线，这些线缆在暗室里的摆放方式也会影响测试结果。后面排查的时候，这个因素确实被验证了。

2. 超标根因排查

2.1 干扰源定位：从开关波形入手

排查EMI问题，我的习惯是先从源头看起。虽然这个超标频点不是开关频率的整数倍，但开关波形里的高频振铃成分，往往是各种莫名其妙辐射的源头。

用示波器测了一下功率MOSFET的漏源电压波形，果然发现了问题——在MOSFET关断瞬间，漏源电压上叠加了一个高频振铃，频率大概在48MHz到52MHz之间，幅度接近输入电压的三分之一，也就是差不多8V的过冲。这个振铃频率和实测的超标频点高度吻合，基本可以确定，就是这个振铃能量在某个路径上被辐射出去了。

这个振铃的来源，本质上就是变压器的漏感和MOSFET的寄生电容（Coss）之间形成的LC谐振。反激拓扑里，MOSFET关断时，漏感中的能量无处释放，就会和寄生电容来回充放电，形成高频振荡。正常情况下这个振铃的能量不算大，但问题是它的频率落在了FM广播频段附近，正好是辐射发射测试特别敏感的频段，加上后面某个环节形成了有效天线，就把能量辐射出去了。

所以排查结果的第一条：干扰源就是MOSFET关断时的漏感-寄生电容谐振振铃，频率约50MHz。

2.2 传播路径分析：环路天线的形成

找到了源头，第二步就是看这个振铃能量是怎么跑出去的。高频电流传播路径有两条：传导路径和辐射路径。这个超标是辐射发射，所以重点看辐射路径。

检查PCB布局的时候，发现了一个典型问题：输入端的滤波电容到MOSFET漏极之间的功率回路，也就是“输入电容正极→变压器初级→MOSFET漏极→MOSFET源极→输入电容负极”这个环路，面积太大了。量了一下，这个环路的大致尺寸是35mm×20mm，算下来环路面积有700平方毫米左右。

这里要解释一个基本概念：环路天线效应。任何流过高频电流的闭合环路，都相当于一个环形天线，环路面积越大，辐射效率越高。在反激电源里，开关管开通和关断瞬间的电流变化率（di/dt）很高，这个di/dt会在功率环路里产生高频电流，环路就成了辐射源。

700平方毫米的环路面积，在50MHz频段上的辐射效率是相当可观的。实测数据也印证了这一点：用手持近场探头沿着这个环路区域扫了一圈，在49.5MHz附近能探测到明显的场强信号。

另外，输出侧的整流二极管回路也有类似问题。二极管反向恢复瞬间会产生一个很高的di/dt，如果输出回路也形成一个较大的环路，同样会贡献辐射。

所以排查结果的第二条：传播路径就是功率环路面积过大，形成了高效的环形天线。

2.3 天线因素：线缆的二次辐射

干扰源和传播路径都有了，还差最后一个要素——天线。PCB上的微带结构在50MHz频段并不是特别高效的辐射体，除非有比较长的走线，否则单靠PCB本身，很难把信号辐射到6.8dB超标的程度。

这里就要提到线缆的作用了。产品上有一根约1米长的通信线对，在暗室测试时按照标准要求自然垂落摆放。这根线缆在50MHz频段上非常容易形成共模天线——PCB上的高频干扰通过某种耦合方式，把共模电流“灌”到了线缆上，线缆就成了一个很长的单极天线，把能量辐射出去。

验证方法也不难：用手捏住或者用铁氧体磁环夹在通信线缆靠近PCB的一端，再去观察频谱仪上的峰值变化。实测发现，当磁环夹上去之后，49.5MHz那个尖峰下降了差不多3-4dB。这就说明线缆辐射贡献了很大一部分超标能量。

到这里，整个超标机理基本理清楚了：MOSFET关断振铃（干扰源）→ 大环路面积（传输路径）→ 线缆共模辐射（天线），三个要素凑齐了，辐射超标就是必然结果。

3. 整改措施与验证

3.1 针对干扰源的整改：调整栅极驱动与吸收电路

源头上的振铃问题，最常见的手段是调整栅极驱动电阻和增加RC吸收电路。

先看栅极驱动电阻。之前用的是10Ω的栅极电阻，关断速度比较快，这使得漏源电压的变化率（dv/dt）很高，容易激发振铃。我把栅极电阻加大到了22Ω，这样关断过程会放缓一些，振铃幅度能明显减小。但这里有个取舍：栅极电阻加大之后，开关损耗也会相应增加，电源效率会降低一点点。好在辅助电源对效率的敏感度还好，这个代价可以接受。

同时，在变压器初级绕组两端加了一个RC吸收电路，也就是RCD吸收。这里的原理是给漏感能量提供一个低阻抗的泄放通道，让它不要和寄生电容来回振荡。我选了100Ω的电阻和470pF/100V的瓷片电容串联，放在变压器初级和MOSFET漏极之间，直接焊接在引脚附近。

加了这个吸收电路之后，再测漏源波形，振铃幅度从8V降到了2V出头，效果非常明显。高频振铃的能量被大幅削弱，源头上的干扰就小了。

3.2 针对emi滤波电路的优化：重新设计输入滤波器

根治EMI问题，源头抑制是一方面，滤波也是一方面。原来的输入滤波电路只有一个22μF的电解电容和一个0.1μF的高频瓷片电容并联，对于高频共模干扰的抑制能力明显不足。

这里就需要重新设计emi滤波电路。我加了一级共模电感，型号选了TDK的ACT45B-510-2P，感量51μH，额定的差模电感量大约5μH。然后在共模电感前后各放了一颗X电容：前端是0.22μF，后端是0.1μF，形成一个π型滤波结构。

选型的时候要注意几个点：共模电感的谐振频率要避开电源的开关频率和高频振铃频率。我选的这颗51μH共模电感，自谐振频率大概在几MHz到十几MHz，对它后面的高频段呈现的是电感特性，能有效阻隔高频共模电流。X电容的容量选择也要平衡，容量太大会影响传导发射的低频段测试，容量太小对高频滤波效果又不够。

另外，在共模电感后面靠近电源模块的位置，加了一颗470pF的Y电容，跨接在输入回路和机壳地之间，给共模电流提供一个对地回流的低阻抗路径。这个Y电容的容值不能太大，漏电流限制在那里摆着，470pF在工频下的漏电流可以忽略不计，安全上没有问题。

滤波电路的走线布局也很关键。共模电感的两侧走线不能平行靠近，否则高频能量会直接通过寄生电容跨过电感耦合过去，滤波效果大打折扣。

3.3 针对传播路径的整改：缩小功率环路面积

PCB布局的修改是这次整改中工作量最大，也是效果最直接的一项。目标很明确：把MOSFET功率回路的天线效应减到最小。

原来的布局是输入电容在板子的左侧，MOSFET在中间，变压器在右侧，三者之间的距离比较远，环路面积自然就大了。调整为新的布局时，我遵循了几个原则：输入电容尽量靠近MOSFET的漏极和源极；变压器初级引脚也尽量靠近MOSFET的漏极；输入电容的负极和MOSFET的源极之间的连线尽量短而粗。

调整后的功率环路，面积从原来的700平方毫米缩小到大约120平方毫米，缩小了接近六倍。按照环形天线辐射功率与环路面积平方成正比的关系来估算，这个改动理论上能降低约15dB的辐射能量，实际测试效果虽然没这么理想，但贡献确实巨大。

输出二极管的环路也做了同样的处理：输出电容尽量靠近二极管，让“变压器次级→二极管→输出电容”这个回路的面积尽可能小。次级绕组的电流变化率同样很高，如果不处理，整改后很可能又冒出来一个新的超标频点。

3.4 针对线缆辐射的整改：接口处增加共模滤波

线缆辐射的问题，最彻底的解决办法是在接口处把共模电流滤掉。产品通信线缆的接口板上增加了一颗共模电感，感量选的是50Ω/100MHz的磁珠型号，放在连接器附近。

磁珠和共模电感的作用机制不同，共模电感对低频共模电流有较大的感抗，磁珠则是在高频段呈现电阻性损耗，把高频能量转换成热量消耗掉。对于50MHz频段的共模电流，磁珠是很合适的选择。

这里有一个细节值得多说一句：磁珠的安装位置必须尽量靠近连接器，让磁珠到连接器之间的走线尽量短。如果这段走线长了，走线本身也会像一个小的单极天线，把干扰辐射出来。我在实际项目中见过不少次，磁珠加了但位置不对，滤波效果大打折扣的情况。

如果产品结构允许，在连接器外壳和机壳之间做好360°屏蔽搭接，也能有效抑制线缆共模辐射。但这个产品是塑料外壳，屏蔽搭接的条件不具备，所以主要依靠接口滤波来解决。

3.5 整改后测试结果

所有整改措施落地之后，重新做了辐射发射测试。结果如下表所示：

全频段扫描之后，最高点出现在32.6MHz，34.2dBμV/m，距离限值有5.8dB的余量。这个结果用来跑正式认证，基本是稳的。

另外传导发射也复测了一下，因为emi滤波电路改动比较大，低频段可能会有变化。测试结果是好的，甚至比原来还有改善，之前2MHz左右的一个临界点也往下走了不少。这说明输入端π型滤波器的参数选择是合理的。

4. PCB布局怎么过EMI：从源头设计的经验总结

4.1 功率环路最小化：一条铁律

这次整改让我再次确认了一个道理：EMI问题的根源，很多时候从一开始的PCB布局就决定了。后期加滤波、加屏蔽，都是在跟物理规律博弈，只有布局阶段把天线效应降到最低，才是治本之道。

功率环路最小化，是所有开关电源PCB布局的第一原则。不管是升压、降压还是反激，都有一条承载高频开关电流的关键环路，把这条环路围出来的面积控制到最小，辐射问题就解决了一大半。

具体做法上，我习惯在画板之前先把这个环路在原理图上标出来，然后在布局时特意让这几个器件尽量靠近。用一句话总结就是：输入电容挨着开关管，开关管挨着磁性元件，输出二极管挨着输出电容，电容的回路走线短而粗。

4.2 接地策略：单点接地与分割

接地问题在EMC里是最微妙的。这个案例里，控制芯片的地、功率地、输出地在最初版本上用的是统一的整块铜皮，看起来接地很好，但问题恰恰出在“什么地方都接地”上——数字控制电路里的高频噪声会顺着地平面跑到功率回路里去，反过来功率回路的高频能量也会耦合到控制信号上形成共模电流。

整改时我把功率地和信号地在物理上做了分割，在芯片附近用单点连接，形成一个明确的电流回流路径。这样控制电路的信号回流不会穿过功率环路，功率环路的高频电流也不会大面积扩散到整块地平面。

需要注意的是，地分割并不是越多越好，分割不当反而会造成地平面不连续，引入新的EMI问题。基本原则是：低频电路可以单点接地，高频电路需要完整的地平面作为回流路径。开关电源里的功率级是高频大电流，控制级是低频小信号，两者分区布局、单点相连，是比较合理的方案。

4.3 布局分区：按照电流性质划分区域

布局分区的思路也很重要。把电路按电流性质分为几个区域：功率输入区（输入电容、变压器初级、MOSFET）、输出整流区（变压器次级、二极管、输出电容）、控制区（控制IC、反馈电路、光耦）。每个区域的器件集中摆放，区域之间保持合理的间距，避免交叉走线。

这样做的好处有两个：一是功率区的强干扰信号不会通过走线耦合到控制区；二是控制区的敏感信号也不会被功率区的高频场干扰。在layout阶段就把这种“物理隔离”做出来，远比后期发现问题再想办法省事。

还有个细节：敏感信号线（比如反馈电压采样线）要尽量远离功率走线，如果实在避不开，最好用地线在两侧做包地处理。我在这个案例里就调整了反馈信号线的走向，让它绕开了MOSFET的漏极区域，避免再次引入噪声。

4.4 层叠与参考平面：给高频电流一条好路

如果是多层板设计，层叠方案对EMI的影响甚至比布局更大。四层板的经典叠层是“信号-地-电源-信号”，让第二层作为完整的地平面，所有信号走线都有紧邻的回流平面，环路面积天然就小。

对于两层板，没有完整参考平面，设计起来难度更大一些，核心思路还是要保证关键信号线的回流路径尽量短。可以在关键器件下方铺地，并且用多个过孔把上下地层缝合起来，形成一个近似的参考平面。过孔缝合的间距建议小于λ/20，对于50MHz频段，λ/20大约是30cm，这个要求很容易满足，但在关键区域（比如功率环路正下方）还是建议多打过孔，越密越好。

需要注意的是，即便有完整的地平面，也要避免走线跨过分割槽。如果地平面被分割成几块，信号回流路径就被迫绕行，环路面积急剧增大，反而制造出新的天线。我见过不少板子，地平面看着挺完整，实际上被一些机械螺丝孔、安装槽等结构分割得七零八落，这种问题在布局阶段就要留意。

5. 常见EMI问题排查技巧速查表

做了这么多年EMC整改，遇到的超标问题五花八门，但最终的基本套路都是差不多的。我整理了一个排查顺序，按这个顺序走，大部分问题都能定位到。

排查过程中有几个容易踩的坑，单独拿出来说一下：

第一，不要一上来就猛加滤波器件。滤波电路是最后的补救手段，不是第一选择。如果源头上的环路面积不解决，光靠滤波往往事倍功半。我见过有人把输入端的电容加了一堆，效果还是不好，后来发现是功率环路面积太大，滤波电容的位置放得再好，辐射能量还是从其他路径跑出去了。

第二，EMI整改不要只看一个频点，要全频段观察。有时候改了某个参数，原来的超标点降下去了，但另一个频点又冒出来了，这种情况多半是因为你的整改改变了谐振条件，把能量转移到了其他频率上。每次修改之后都要全频段复测，不能只盯着一处。

第三，器件的寄生参数不能忽略。瓷片电容的容量会随着直流偏置电压升高而下降，很多电容在额定电压的一半时，实际容量可能只剩下标称值的60%左右。滤波电容选型的时候，要考虑叠加直流偏置之后的实际容量是否满足设计要求，不然会导致滤波效果达不到预期。

在实际操作中，我对验证有效性的做法是：每做一步整改，就在频谱仪上观察对应频段的变化。按上面这个顺序一步步走，每一步都踩实了，基本能在几次迭代之内把问题收敛到可接受的范围。

这套排查方法下来，这个产品只花了不到两个工作日的整改时间，就通过了辐射发射测试。后来这个PCB布局的经验也被用到了同系列的其他电源上，在后续的新项目开发中，从一开始就把环路面积、走线方式、滤波布局这些EMI要素考虑进去，后面的测试一次通过的概率高了很多，省下来的认证费用和时间远远超过了初期那点设计投入。

最后分享一个小技巧：如果你的项目还没有进入layout阶段，强烈建议画板之前就按这个思路规划一遍——把功率环路标记出来，把敏感信号线理清，把滤波电路的摆放位置预留好。EMC问题永远是在设计阶段解决成本最低，到了实验室再改板子，又要重新打样、重新测试，时间和金钱的损耗只有经历过的人才懂。