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1. 为什么时钟分频在FPGA项目里是个绕不开的坎

做Lattice FPGA开发的朋友大概率都遇到过这样的场景：板子上焊了一颗25MHz或50MHz的晶振，但你的逻辑偏偏需要125MHz、75MHz、33MHz这类“非标”频率。这时候如果直接拿晶振频率去驱动逻辑，要么时序跑不上去，要么外设通信速率对不上。时钟分频这件事，说大不大，说小也绝对不小，它直接决定了整个系统的稳定性和时序余量。

我最早接触Lattice FPGA的时候，用的是Diamond 3.13这个版本，当时手头一块MachXO2的板子，板载晶振是25MHz，但项目里需要一路100MHz给SDRAM控制器，一路12.5MHz给低速外设。一开始我图省事，直接写了个计数器做分频，结果综合出来一看时序报告，100MHz那一路的时钟偏斜大得吓人，逻辑跑起来偶尔会抽风。后来老老实实回去翻Diamond的IP核手册，用内置的PLL IP核重新做了一遍，问题才彻底解决。

这篇文章就是把我这些年用Lattice Diamond内置PLL IP核做时钟分频的经验整理出来，从PLL的基本原理、Diamond里怎么配置、Verilog代码怎么写、到实际调试中踩过的坑，全部掰开揉碎讲清楚。不管你是刚入门Lattice FPGA的新手，还是从Xilinx/Altera转过来的老鸟，只要你的项目里有时钟分频的需求，这篇内容都能直接拿来参考。

提示：本文所有操作基于Lattice Diamond 3.13版本，器件以MachXO2系列为例，其他系列（如ECP5、iCE40）操作逻辑类似，但PLL资源略有差异，具体参数请以对应器件手册为准。

2. PLL IP核到底比手写计数器分频强在哪

2.1 手写分频的局限性

先说说为什么我不推荐用计数器做时钟分频。假设输入时钟是25MHz，你想要一个12.5MHz的时钟，最简单的做法就是写一个T触发器，每来一个时钟沿翻转一次输出。代码大概长这样：

reg clk_div; always @(posedge clk_in) begin clk_div <= ~clk_div; end

这段代码综合出来确实能工作，但它有几个致命问题。第一，分频出来的时钟是直接由寄存器输出的，它会占用普通的逻辑资源，而且时钟信号走的是通用布线网络，偏斜（skew）和抖动（jitter）都很大。第二，这种分频方式只能做整数分频，而且分频比必须是2的幂次或者简单的整数比，想要125MHz这种非整数倍频率就非常麻烦。第三，也是最重要的一点，这种时钟信号在时序分析时会被当作普通数据信号处理，工具不会把它识别为时钟域，跨时钟域的问题会变得非常隐蔽。

2.2 PLL的核心优势

PLL（Phase-Locked Loop，锁相环）本质上是一个闭环反馈系统，它通过比较输入时钟和反馈时钟的相位差，动态调整压控振荡器的频率，最终让输出时钟和输入时钟保持严格的相位和频率关系。Lattice FPGA内部的PLL是硬核资源，不占用通用逻辑单元，输出时钟走的是专用的时钟布线网络，偏斜可以控制在皮秒级别。

具体来说，用PLL做时钟分频有这几个实打实的好处：

• 频率精度高：PLL支持分数分频，可以产生任意频率的输出时钟，只要在VCO的工作范围内，Diamond会自动帮你算好分频参数。
• 抖动低：硬核PLL的抖动通常在几十皮秒量级，远优于逻辑分频。
• 多路输出：一颗PLL通常可以输出2到4路时钟，每路的频率和相位都可以独立配置，非常适合多时钟域的系统。
• 时序可控：Diamond的时序分析工具能正确识别PLL输出的时钟域，自动做跨时钟域检查，省去很多手动约束的麻烦。

2.3 什么时候该用PLL，什么时候不该用

PLL虽好，但也不是万能的。如果你的分频比非常简单（比如2分频、4分频），而且对时钟质量要求不高，用计数器分频反而更省资源。另外，PLL从锁定到稳定输出需要一段时间（通常几十微秒），如果你的系统对启动时间有严格要求，需要把这段锁定时间考虑进去。

我个人的经验是：只要分频比不是2的整数次幂，或者系统里有多个时钟域需要同步，优先考虑PLL。如果只是做个简单的LED闪烁分频，那计数器足够了。

3. Diamond里PLL IP核的配置全流程

3.1 新建IP核工程

打开Diamond 3.13，在File菜单里选择New -> IP核，或者直接在左侧的IP Express面板里操作。这里要注意，Diamond的IP核生成器叫IPexpress，不同版本的界面略有差异，但核心配置项是一样的。

第一步是选择PLL模块。在IPexpress的模块列表里找到“PLL”或者“EHXPLL”之类的选项，具体名称取决于你的器件系列。MachXO2系列用的是EHXPLLJ，ECP5系列用的是EHXPLLL。选好之后给IP核起个名字，比如“pll_25m_to_100m”，方便后续识别。

3.2 关键参数计算与配置

PLL配置的核心是三个参数：输入频率（CLKI）、输出频率（CLKOP）、以及VCO频率。Diamond的配置界面里，你只需要填输入频率和想要的输出频率，工具会自动计算分频系数。但理解背后的计算逻辑很重要，不然出了问题你都不知道从哪查。

PLL的基本公式是这样的：

VCO频率 = 输入频率 × CLKF / CLKI 输出频率 = VCO频率 / CLKOP_DIV

其中CLKF是反馈分频系数，CLKI是输入分频系数，CLKOP_DIV是输出分频系数。VCO频率必须落在器件手册规定的工作范围内，MachXO2的VCO范围通常是400MHz到800MHz。

举个例子，输入25MHz，想要100MHz输出。如果直接让VCO=400MHz，那么CLKF/CLKI=16，CLKOP_DIV=4。Diamond会自动帮你选一组最优参数。但如果你想要125MHz输出，VCO=500MHz，CLKF/CLKI=20，CLKOP_DIV=4，同样可以算出来。

在配置界面里，你还需要设置这几个关键选项：

• CLKOP频率：主输出时钟频率，填你想要的数值。
• CLKOS频率：第二路输出，可以设置不同的频率或相位。
• 相位偏移：如果需要输出时钟和输入时钟有固定相位差，在这里设置。
• 锁定时间：PLL从启动到稳定的时间，一般保持默认即可。

3.3 生成IP核与文件结构

配置完成后点击Generate，Diamond会在你指定的目录下生成几个文件。以MachXO2为例，通常会生成：

• pll_25m_to_100m.v：Verilog封装文件，你需要在顶层例化它。
• pll_25m_to_100m.ipx：IP核配置文件，后续可以重新打开修改。
• pll_25m_to_100m.lpc：约束文件，包含PLL的时序约束。

这里有个细节要注意：生成的Verilog文件里其实例化了一个黑盒模块，真正的实现在Diamond的库文件里。所以你不需要关心内部逻辑，只需要在顶层模块里正确例化即可。

4. Verilog代码解析与例化实战

4.1 IP核封装文件解读

打开生成的pll_25m_to_100m.v文件，你会看到类似这样的代码：

module pll_25m_to_100m ( input wire CLKI, input wire CLKFB, input wire RST, output wire CLKOP, output wire CLKOS, output wire LOCK ); EHXPLLJ #( .CLKI_DIV(1), .CLKFB_DIV(16), .CLKOP_DIV(4), .CLKOS_DIV(8), .FEEDBK_PATH("CLKOP") ) pll_inst ( .CLKI(CLKI), .CLKFB(CLKFB), .RST(RST), .CLKOP(CLKOP), .CLKOS(CLKOS), .LOCK(LOCK) ); endmodule

这段代码里，EHXPLLJ是MachXO2的PLL原语，参数部分就是Diamond根据你的配置自动生成的。CLKI_DIV、CLKFB_DIV、CLKOP_DIV这些参数决定了分频比。FEEDBK_PATH指定反馈路径，通常选CLKOP表示用主输出做反馈。

4.2 顶层模块例化要点

在你的顶层模块里例化这个PLL，需要注意几个关键点：

module top ( input wire clk_25m, input wire rst_n, output wire led ); wire clk_100m; wire clk_12m5; wire pll_lock; pll_25m_to_100m u_pll ( .CLKI(clk_25m), .CLKFB(clk_100m), .RST(~rst_n), .CLKOP(clk_100m), .CLKOS(clk_12m5), .LOCK(pll_lock) ); // 后续逻辑用clk_100m和clk_12m5 reg [7:0] cnt; always @(posedge clk_100m or negedge pll_lock) begin if (!pll_lock) cnt <= 8'd0; else cnt <= cnt + 1'b1; end assign led = cnt[7]; endmodule

这里有几个容易出错的地方。第一，CLKFB必须接回CLKOP，形成闭环，否则PLL无法锁定。第二，RST是高电平复位，如果你手头的复位信号是低电平有效，记得取反。第三，LOCK信号非常重要，在PLL锁定之前，输出时钟是不稳定的，所有依赖此时钟的逻辑都应该被复位。

4.3 时钟约束的添加

IP核生成时会自动创建一个.lpc约束文件，里面包含了PLL的时序约束。你需要在Diamond的Spreadsheet View里确认这些约束已经正确加载。通常包括：

• 输入时钟的频率约束
• PLL输出时钟的频率约束
• 跨时钟域的false path或multicycle path设置

如果约束没加对，时序分析会报一堆莫名其妙的错误。我遇到过好几次因为约束文件没加载，导致工具把PLL输出时钟当成普通信号，时序报告一片红。

5. 实操中踩过的坑与排查技巧

5.1 PLL不锁定怎么办

这是最常见的问题。PLL的LOCK信号一直为低，说明PLL没有进入锁定状态。排查思路如下：

我印象最深的一次是RST信号的问题。当时顶层模块里复位信号是低电平有效，我忘了取反，结果PLL一直处于复位状态，LOCK死活不拉高。查了半天代码才发现，这种低级错误新手特别容易犯。

5.2 输出频率不对怎么查

如果LOCK正常但输出频率和预期不符，大概率是分频参数算错了。回到IPexpress里重新检查CLKI_DIV、CLKFB_DIV、CLKOP_DIV这三个参数。记住公式：输出频率 = 输入频率 × CLKFB_DIV / (CLKI_DIV × CLKOP_DIV)。

还有一种可能是VCO频率超出了工作范围。Diamond在配置时通常会提示，但如果你手动改了参数，工具可能不会再次检查。MachXO2的VCO范围是400MHz到800MHz，超出这个范围PLL要么不锁定，要么输出频率漂移。

5.3 时序违例的常见原因

PLL输出时钟的时序违例通常和约束有关。如果Diamond报告setup/hold违例，先检查这几个地方：

• 输入时钟约束是否和实际晶振频率一致
• PLL输出时钟是否被正确约束
• 跨时钟域路径是否设置了false path

我个人的习惯是，在综合之前先把约束文件过一遍，确保每个时钟都有对应的create_clock约束。Diamond的Timing Analysis工具里可以直观地看到时钟树结构，如果某个时钟没有出现在列表里，说明约束没生效。

注意：修改PLL配置后，一定要重新生成IP核并更新约束文件，不要手动改生成的Verilog代码，否则下次重新生成时会被覆盖。

6. 进阶技巧：多路输出与动态配置

6.1 利用CLKOS做第二路时钟

很多Lattice的PLL支持多路输出，比如CLKOP和CLKOS。CLKOS可以设置和CLKOP不同的分频比，非常适合需要多个时钟域的系统。比如你可以让CLKOP输出100MHz给高速逻辑，CLKOS输出25MHz给低速外设，两路时钟同源，相位关系确定，跨时钟域处理会简单很多。

配置的时候，在IPexpress里分别设置CLKOP和CLKOS的频率即可。需要注意的是，两路输出共享同一个VCO，所以它们的频率比必须是整数比。如果CLKOP是100MHz，CLKOS可以是50MHz、25MHz、20MHz等，但不能是33MHz这种非整数比。

6.2 动态重配置的可能性

部分Lattice FPGA的PLL支持动态重配置，也就是说在运行过程中可以通过寄存器修改分频参数，改变输出频率。这个功能在需要变频的场合非常有用，比如软件定义无线电、自适应时钟系统等。

不过动态重配置的实现比较复杂，需要通过特定的接口（如APB或自定义寄存器）写入配置字。Diamond的IPexpress里有一个“Dynamic Phase”选项，勾选后会生成额外的端口用于动态调整相位。频率的动态调整则需要更底层的操作，建议参考对应器件的PLL用户手册。

我实际项目中用到动态重配置的次数不多，因为大部分场景下固定频率就够用了。但如果你确实需要，建议先在开发板上验证基本功能，再逐步加入动态调整逻辑。

6.3 时钟切换与毛刺避免

在多时钟系统中，有时候需要在两个时钟源之间切换。如果直接用一个多路选择器切换时钟，很容易产生毛刺，导致后级逻辑误触发。正确的做法是使用专门的时钟切换电路，或者利用PLL的CLKOS和CLKOP做无缝切换。

Lattice的PLL通常支持在CLKOP和CLKOS之间切换，切换过程中输出时钟会短暂停止，但不会产生毛刺。具体实现方式可以参考Diamond的IP核文档，这里不展开。

7. 一些个人经验与建议

说了这么多，最后分享几个我在实际项目中总结的小经验。

第一，PLL的输入时钟尽量走专用的时钟输入引脚，不要用普通IO。专用时钟引脚的抖动和偏斜都更小，PLL锁定更稳定。MachXO2的时钟输入引脚在引脚规划器里有明确标注，分配引脚时注意一下就行。

第二，PLL的电源引脚一定要加足够的去耦电容。我见过因为去耦电容没焊好导致PLL间歇性失锁的案例，查了好久才定位到硬件问题。一般建议每个电源引脚配一个0.1uF和一个10uF的电容，尽量靠近引脚放置。

第三，如果项目里用了多个PLL，注意它们之间的时钟域关系。同源的PLL输出时钟之间是同步的，不同源的PLL输出时钟之间是异步的，跨时钟域处理方式完全不同。我一般会在代码里用注释明确标出每个时钟的来源和频率，方便后续维护。

第四，Diamond的IPexpress生成的IP核是可以重新打开的。如果你后期需要修改频率，直接双击.ipx文件就能重新配置，不用从头新建。这个功能省了我不少时间。

第五，仿真的时候记得把PLL的行为模型加进去。Diamond生成的IP核通常会附带一个仿真模型，在ModelSim里编译时要把对应的库文件加进去，否则仿真会报找不到模块。具体路径在IP核生成目录的sim文件夹下。

时钟分频这件事，说到底是FPGA设计的基本功。用好了PLL，整个系统的时序余量和稳定性都会上一个台阶。希望这篇内容能帮到正在折腾Lattice FPGA的朋友，少走一些我当年走过的弯路。