企业官网建设流程全解析

1. 高精度ADC选型，先搞清楚你到底在为什么买单

做硬件这行十几年，我经手过的ADC项目少说也有几十个，从早期做工业称重模块，到后来搞医疗信号采集、音频测试设备，踩过的坑比画过的板子还多。很多人一上来就问“哪个ADC精度高”，这个问题本身就问错了。高精度ADC硬件电路设计选型，从来不是挑一个位数最高的芯片就完事，它是一整套围绕信噪比、有效位数、采样率、输入架构、参考电压、前端驱动的系统工程。

你打开任何一家主流厂商的选型手册，ADC型号成百上千，24位的、32位的、Σ-Δ架构的、SAR架构的、流水线架构的，价格从几块钱到几百块钱不等。如果只盯着分辨率位数看，很容易掉进“位数陷阱”——一个标称24位的ADC，实际有效位数可能只有18位甚至更低。那多出来的6位去哪了？被噪声吃掉了。所以选型的第一步，不是看位数，而是搞清楚你的信号带宽、目标精度、输入信号类型和系统噪声预算。

这篇文章适合谁看？如果你正在做传感器信号采集、精密测量、工业控制、医疗电子或者音频测试相关的硬件设计，需要从零开始选一颗ADC并完成外围电路设计，那接下来的内容应该能帮你少走不少弯路。我会把ADC选型拆成几个核心参数，逐个讲清楚它们背后的物理意义、对系统的影响，以及在实际项目中怎么权衡取舍。不是教科书式的参数罗列，而是我在实际项目里怎么算、怎么选、怎么验证的完整思路。

2. 核心参数拆解：别被标称值忽悠了

2.1 分辨率与有效位数ENOB，差距可能超出你想象

分辨率就是ADC输出数据的位数，12位、16位、24位，这个参数最直观，但也最容易误导人。分辨率只代表ADC理论上能区分的最小电压台阶，比如一个24位ADC、参考电压2.5V，理论LSB就是2.5V除以2的24次方，约等于0.149微伏。听起来很厉害对吧？但实际电路中，这个0.149微伏的台阶早就被噪声淹没了，你根本分辨不出来。

真正衡量ADC实际精度的参数是有效位数ENOB，它由信噪比和失真比SINAD计算得出：ENOB = (SINAD - 1.76) / 6.02。一个标称24位的Σ-Δ ADC，如果SINAD只有105dB，那ENOB大概就是17.1位。也就是说，你花24位的钱，实际拿到的是17位的性能。这不是厂商虚标，而是物理规律决定的，热噪声、量化噪声、参考电压噪声都会限制实际精度。

我在做一款精密电子秤项目时就遇到过这个问题。当时选了一颗24位Σ-Δ ADC，理论上能分辨0.1毫克的变化，但实际测试下来，读数末几位一直在跳，稳定分辨率只有18位左右。后来查了半天，发现是参考电压芯片的噪声太大，换了一颗低噪声基准源之后，稳定位数提升到了20位。所以选型时，先确定你需要的ENOB，再反推需要多少位分辨率的ADC，通常要留2到4位的余量。

2.2 采样率与信号带宽，别让混叠毁了你的数据

采样率这个参数，很多人只知道奈奎斯特定理——采样率至少是信号最高频率的两倍。但实际选型时，这只是最低要求。如果你只按两倍来选，前端抗混叠滤波器的设计会非常痛苦，因为过渡带太窄，滤波器阶数要做得非常高，成本和复杂度都上去了。

我的经验是，采样率至少取信号最高频率的5到10倍，这样抗混叠滤波器的设计会宽松很多。比如你要采集最高1kHz的振动信号，那采样率至少选5kSPS以上，10kSPS更稳妥。对于Σ-Δ ADC来说，还有一个过采样率的参数，它通过 oversampling 和数字滤波来压低带内噪声，提高信噪比。过采样率每提高4倍，信噪比大约改善6dB，相当于多出1位有效位数。

但采样率也不是越高越好。采样率越高，ADC的功耗越大，接口速率要求越高，后端数据处理压力也越大。而且很多高精度Σ-Δ ADC的采样率和精度是矛盾的——采样率越高，建立时间越短，精度往往越低。所以选型时要画一条“精度-速度”曲线，找到你实际需要的那个平衡点。

2.3 输入架构：单端、差分还是全差分，选错直接影响共模抑制

ADC的输入架构直接决定了前端驱动电路的设计难度和系统的抗干扰能力。常见的有单端输入、差分输入和全差分输入三种。

单端输入最简单，一根信号线对地，适合信号源离ADC很近、共模干扰很小的场景。但它的致命弱点是没有共模抑制能力，一旦信号地和ADC地之间存在电位差，或者周围有共模噪声，测量结果就会偏。我在早期做的一款工业温度采集模块上就吃过这个亏，现场电机一启动，单端输入的ADC读数就跳得厉害，后来改成差分输入才解决问题。

差分输入用两根线传输信号，ADC测量的是两根线之间的差值。它的好处是共模噪声会被抑制掉，因为噪声同时耦合到两根线上，差值不变。差分输入的共模抑制比CMRR通常在60dB到100dB以上，具体取决于ADC内部架构和外部电阻匹配精度。

全差分输入则更进一步，它要求两根输入线的共模电压固定在某个值（通常是参考电压的一半），信号以这个共模点为中心对称摆动。全差分架构的ADC通常性能最好，因为内部采样保持电路和比较器都是为差分信号优化的，但前端驱动电路也最复杂，需要用到全差分放大器。

选哪种架构，取决于你的信号源类型和噪声环境。传感器输出是差分的话，优先选差分或全差分ADC；如果信号源是单端的，但走线较长或者环境噪声大，也建议用单端转差分的放大器再进ADC。

2.4 参考电压：ADC的尺子，它的稳定性决定了一切

参考电压是ADC测量的基准，就像一把尺子。尺子本身不准，量什么都是歪的。很多人在选型时把精力全花在ADC芯片上，却随便用一个LDO或者MCU的电源做参考，这是典型的捡了芝麻丢了西瓜。

参考电压的关键参数有三个：初始精度、温度漂移和噪声。初始精度影响绝对测量精度，温度漂移影响测量结果的温度稳定性，噪声则直接限制有效位数。一个24位ADC配一个噪声几十微伏的参考源，有效位数能到18位就不错了。

我在做一款高精度压力变送器时，参考电压选了一颗初始精度0.05%、温漂3ppm/°C的低噪声基准源，配合24位Σ-Δ ADC，实测在-40°C到85°C范围内，测量漂移小于满量程的0.02%。后来为了降成本，换了一颗初始精度0.1%、温漂10ppm/°C的普通基准，其他电路不变，温漂直接恶化到0.1%以上，根本达不到产品规格。所以参考电压的选型标准，应该和ADC的精度目标匹配，甚至要留有余量。

另外，参考电压的滤波也很关键。基准源输出端通常要加RC低通滤波，截止频率根据ADC的采样率来定，一般取采样率的一半以下。滤波电容要选低ESR的陶瓷电容，容值在1微法到10微法之间，具体看基准源的负载调整率要求。

2.5 信噪比与谐波失真，频域指标才是真实性能的照妖镜

信噪比SNR反映的是ADC输出信号中，信号功率与噪声功率的比值，通常用dB表示。谐波失真THD反映的是ADC非线性引起的谐波分量大小。这两个指标合在一起就是SINAD，前面提到的ENOB就是从SINAD算出来的。

看ADC数据手册时，要注意SNR和THD的测试条件——输入信号频率是多少、采样率是多少、参考电压是多少。有些厂商会在比较“友好”的条件下测出漂亮的指标，比如用低频输入信号测SNR，用低幅度信号测THD。实际使用时，如果你的信号频率接近ADC的带宽上限，SNR和THD都会明显恶化。

我一般会关注数据手册里的SNR-频率曲线和THD-频率曲线，看看在目标信号频率下，这两个指标还剩多少。如果手册只给了一个典型值，没有曲线，那就要留个心眼，最好找厂商要评估板的实测数据，或者自己搭板子测。

3. 外围电路设计：ADC选好了，电路配不上也白搭

3.1 前端驱动放大器：不是随便找个运放就行

ADC前端驱动放大器的选型，核心看三个指标：建立时间、噪声和失真。建立时间要满足ADC采样保持电路的充电要求，通常要求放大器在ADC采样窗口内建立到目标精度的几分之一。比如一个16位ADC，采样窗口1微秒，那放大器要在1微秒内建立到0.0015%的精度，这对放大器的压摆率和增益带宽积都有要求。

噪声方面，放大器的输入电压噪声密度要足够低，使得它在ADC带宽内积分后的总噪声远小于ADC本身的噪声。一般来说，放大器噪声贡献应该控制在ADC噪声的三分之一以下，这样总噪声增加不超过5%。具体计算方法是：放大器噪声密度乘以根号下等效噪声带宽，再乘以放大器增益，得到输出噪声有效值，和ADC的输入噪声比较。

失真方面，放大器的THD要优于ADC的THD至少6dB，否则系统失真会被放大器主导。我通常选THD在-100dB以下的运放来做精密ADC驱动，比如某些低噪声、低失真的双极型运放或者CMOS运放。

还有一点容易被忽略：放大器的输出阻抗和ADC的输入阻抗要匹配。SAR ADC的输入是容性负载，采样瞬间会从放大器抽取电荷，如果放大器输出阻抗高，建立时间就不够。所以通常要在放大器输出和ADC输入之间串一个小电阻（比如10欧到50欧），再并一个电容到地，形成RC网络，既隔离容性负载，又提供抗混叠滤波。

3.2 抗混叠滤波器：截止频率和阶数怎么定

抗混叠滤波器的目的是在ADC采样之前，把高于奈奎斯特频率的信号成分衰减掉，防止混叠。它的截止频率通常设在目标信号带宽的1.2到1.5倍，阶数取决于采样率和信号带宽的比值。

举个例子：信号带宽1kHz，采样率10kSPS，奈奎斯特频率5kHz。如果用一个二阶巴特沃斯滤波器，截止频率设在1.5kHz，那在5kHz处的衰减大约是20dB。如果信号中5kHz以上的成分幅度较大，20dB衰减可能不够，需要四阶滤波器，衰减能到40dB以上。

滤波器的实现方式有源和无源两种。有源滤波器用运放加RC，优点是带内平坦、带外衰减快，缺点是引入运放噪声和失真。无源RC滤波器简单便宜，但阶数高了之后，各级之间会互相加载，设计起来反而麻烦。我的经验是，二阶以内用无源RC，二阶以上用有源滤波器，但要注意有源滤波器的噪声和失真不能拖累ADC性能。

另外，滤波器的电阻热噪声也要算进去。一个1kΩ的电阻，在室温下噪声密度大约是4nV/√Hz，如果滤波器带宽是10kHz，那噪声有效值大约是4nV乘以根号下10000，等于400nV。对于16位ADC、5V满量程来说，1LSB是76微伏，400nV远小于1LSB，可以接受。但如果电阻用到100kΩ，噪声就变成40微伏，接近1LSB了，这时候就要考虑减小电阻或者换用低噪声运放。

3.3 电源与地平面处理：噪声从哪来，就从哪堵

ADC的电源噪声会直接耦合到输出数据里，尤其是高精度ADC，电源抑制比PSRR通常只有几十dB，电源上的纹波很容易串到参考电压或输入信号上。所以ADC的电源一定要干净，通常要用LDO单独供电，LDO的输出噪声要低，PSRR要高。

我在做一款24位音频采集板时，一开始用开关电源给ADC供电，结果输出频谱里全是开关频率的谐波。后来改成LDO供电，并且在LDO输出端加了π型滤波（电容-磁珠-电容），噪声才压下去。LDO的选型要注意，不是所有LDO都适合给ADC供电，有些LDO的噪声密度高达几百nV/√Hz，比ADC本身的噪声还大。要选噪声密度在10nV/√Hz以下的低噪声LDO。

地平面处理方面，模拟地和数字地要分开，最后在ADC下方单点连接。模拟地承载参考电压、输入信号和放大器，数字地承载SPI接口、时钟和MCU。如果混在一起，数字开关噪声会通过地平面耦合到模拟部分。单点连接的位置通常选在ADC的AGND和DGND引脚下方，用一根粗走线或者一个小电阻连接。

还有，ADC的电源引脚旁边一定要放去耦电容，通常是0.1微法和10微法并联，0.1微法要尽量靠近引脚，10微法可以稍远一点。去耦电容的作用是提供瞬态电流，防止电源引脚上的电压跌落。对于高精度ADC，我还会在参考电压引脚旁边再放一个1微法到10微法的低ESR陶瓷电容，进一步滤除噪声。

3.4 时钟与数字接口：抖动和串扰是隐形杀手

ADC的采样时钟抖动会直接影响信噪比，尤其是对高输入频率的信号。时钟抖动引起的信噪比恶化可以用公式估算：SNR = -20log(2π × f_in × t_jitter)。比如输入信号10kHz，时钟抖动100皮秒，那SNR限制在约104dB，相当于17位有效位数。如果输入信号提高到100kHz，同样的抖动下SNR降到84dB，只有13.6位了。

所以高精度ADC的采样时钟要选低抖动的晶振或者时钟发生器，抖动最好在几十皮秒以下。如果ADC内部有时钟倍频电路，要查手册看倍频后的抖动指标，有些ADC内部PLL的抖动比外部时钟大很多。

数字接口方面，SPI是最常用的，但SPI的时钟线、数据线会辐射噪声，如果走线靠近模拟输入或者参考电压，就会耦合过去。我的做法是数字走线和模拟走线严格分开，垂直交叉，不平行走线。SPI的时钟线可以串一个小电阻（比如22欧到100欧）来减缓边沿，降低辐射。如果ADC支持，还可以用隔离器把数字地和模拟地彻底隔开，但成本会高一些。

4. 实操选型流程：从需求到原理图，一步步来

4.1 第一步：明确信号特征和精度目标

选型之前，先把你的信号搞清楚：信号类型是电压还是电流，单端还是差分，信号幅度范围是多少，信号带宽是多少，源阻抗是多少。然后确定精度目标：你需要多少位有效位数，绝对精度要求是多少，温度范围是多少，功耗和成本预算大概多少。

我一般会列一个需求表，把这些参数写清楚。比如一个压力传感器项目：输出差分电压0到20mV，源阻抗350欧，信号带宽100Hz，目标有效位数18位，工作温度-20°C到60°C，成本控制在50元以内。有了这个表，选型就有了明确的边界。

4.2 第二步：根据ENOB和采样率初筛ADC型号

拿着需求表去厂商官网筛选，先按架构选——信号带宽低、精度要求高，优先选Σ-Δ；信号带宽高、精度中等，选SAR；信号带宽很高、精度要求不高，选流水线。然后按ENOB筛选，目标18位ENOB，那ADC的SINAD至少要达到110dB以上，对应分辨率至少20位，留2位余量。

采样率方面，信号带宽100Hz，采样率至少1kSPS，考虑到抗混叠滤波器设计，选2kSPS到10kSPS比较合适。Σ-Δ ADC的采样率通常用输出数据率ODR来表示，选ODR在10kSPS左右的型号，过采样率足够高，带内噪声低。

筛选完之后，通常还剩几个候选型号，这时候就要对比价格、封装、功耗、接口类型和评估板可得性。我一般会优先选有评估板的型号，因为评估板能快速验证性能，省去自己画板调试的时间。

4.3 第三步：计算前端驱动和滤波器的具体参数

选定ADC之后，根据它的输入架构和数据手册推荐电路，设计前端驱动。如果是差分输入，选一颗低噪声、低失真的全差分放大器，根据ADC的输入满量程和信号幅度确定放大器增益。比如ADC满量程是±2.5V，信号幅度是±20mV，那增益就是125倍。放大器的增益带宽积要满足：增益带宽积 ≥ 增益 × 信号带宽 × 10，这里就是125 × 100Hz × 10 = 125kHz，选增益带宽积1MHz以上的运放就够了。

抗混叠滤波器方面，截止频率设在信号带宽的1.5倍，即150Hz。如果选二阶巴特沃斯，在采样率2kSPS、奈奎斯特频率1kHz处，衰减大约是30dB，对于100Hz信号来说足够了。滤波器电阻选1kΩ，电容按截止频率公式算：C = 1/(2π × R × fc) = 1/(2π × 1000 × 150) ≈ 1微法。实际选1微法标准值，截止频率约159Hz，可以接受。

参考电压方面，根据ADC的满量程要求选基准源。如果ADC满量程是±2.5V，那参考电压选2.5V。基准源的初始精度选0.05%以内，温漂选5ppm/°C以内，噪声密度选10nV/√Hz以下。同时要在基准源输出端加RC滤波，截止频率取采样率的一半以下，比如1kSPS采样率，截止频率取500Hz，电阻100欧，电容3.3微法。

4.4 第四步：PCB布局布线的关键细节

原理图设计完之后，PCB布局布线是决定最终性能的关键。我的经验是：模拟部分和数字部分分区布局，ADC放在中间，模拟输入和参考电压在左侧，数字接口在右侧。模拟走线尽量短，参考电压走线要加宽，最好用地线包围。

去耦电容要放在电源引脚旁边，0.1微法电容的走线长度不超过5毫米。参考电压的滤波电容要靠近ADC的REF引脚，走线尽量短粗。模拟地和数字地分开铺铜，在ADC下方用0欧电阻或者磁珠单点连接。

SPI时钟线要远离模拟输入，如果实在避不开，中间加地线隔离。时钟线可以串22欧电阻，降低边沿速率。ADC的输入走线要对称，差分对要等长，间距保持一致，减少共模噪声转化为差模噪声。

4.5 第五步：上电测试与性能验证

板子回来之后，先不急着焊ADC，先测电源和参考电压。用示波器看电源纹波，用万用表测参考电压精度，用频谱仪看参考电压噪声。电源和参考没问题了，再焊ADC和前端放大器。

测试时，输入端接一个低噪声信号源，或者短接到地，看ADC输出的噪声本底。如果噪声本底远大于理论值，先查参考电压和电源，再查前端放大器。然后输入一个已知幅度的正弦波，测SNR和THD，和手册对比。如果SNR差很多，可能是时钟抖动大、参考噪声高或者前端放大器噪声大。

我一般会做一个简单的FFT测试，用ADC采集正弦波数据，传到电脑上做FFT分析，看频谱里的噪声底和諧波分量。这个方法能快速定位问题——如果噪声底整体偏高，是宽带噪声问题；如果只有特定频率的谐波，是非线性问题；如果低频段噪声大，是1/f噪声或者参考电压噪声。

5. 常见问题与排查技巧实录

5.1 读数跳动大，末几位不稳定怎么办

这是最常见的问题，原因通常有三个：参考电压噪声大、前端放大器噪声大、电源纹波大。排查顺序是：先把ADC输入端短接到地，看输出读数跳动范围。如果跳动仍然很大，问题在参考电压或电源。用示波器交流耦合测参考电压，看纹波峰峰值，如果超过1LSB，就要加滤波或者换基准源。如果短接后跳动很小，接上信号源后跳动变大，问题在前端放大器或者信号源本身。

还有一个容易被忽略的原因：ADC的采样时钟抖动。如果时钟来自MCU的PWM或者普通晶振，抖动可能比较大。换一个低抖动晶振试试，有时候会有明显改善。

5.2 温漂大，冬天夏天读数不一样

温漂主要来自参考电压、前端放大器增益电阻和ADC本身的失调温漂。参考电压的温漂通常手册会标，选低漂移的基准源。前端放大器的增益电阻要选低温漂的金属膜电阻，匹配精度0.1%以内，温漂25ppm/°C以内。ADC本身的失调温漂如果比较大，可以在软件里做温度补偿，用内置温度传感器或者外置温度芯片测环境温度，查表修正。

我在一个户外项目里遇到过温漂问题，后来发现是前端放大器的反馈电阻用了普通厚膜电阻，温漂100ppm/°C，换成金属膜电阻后温漂降到10ppm/°C以内。

5.3 采样率上不去，数据吞吐量不够

采样率上不去的原因可能是SPI时钟频率不够、ADC配置不对或者MCU处理不过来。先查ADC手册，看最高SPI时钟频率是多少，然后查MCU的SPI外设能不能跑到这个频率。如果SPI时钟够了但数据还是慢，可能是ADC的转换时间限制，Σ-Δ ADC的建立时间通常比较长，高精度模式下采样率会降低。

还有一个坑：SPI的CS信号和转换启动信号的时序。有些ADC要求CS拉低后等待一段时间才能发时钟，如果MCU的SPI外设不支持可配置的CS建立时间，就要用GPIO手动控制CS，或者换一个SPI外设。我在一个项目里就因为CS时序不对，数据一直读错，查了两天才发现是CS建立时间不够。

5.4 常见问题速查表

5.5 几个容易踩的坑和独家心得

第一个坑：忽略ADC输入端的电荷注入效应。SAR ADC在采样瞬间，内部采样电容会从输入端抽取电荷，如果前端放大器驱动能力不够，输入电压会瞬间跌落，导致采样误差。解决方法是在ADC输入端加一个电荷缓冲电容，通常100皮法到1纳法，靠近ADC引脚放置。这个电容能提供瞬态电荷，减轻放大器负担。

第二个坑：参考电压引脚的去耦电容选错类型。有些工程师用钽电容或者电解电容做参考去耦，结果高频噪声滤不掉。参考电压去耦一定要用低ESR的陶瓷电容，容值根据基准源的负载瞬态响应要求选，通常1微法到10微法。如果基准源对容性负载敏感，还要串一个小电阻隔离。

第三个坑：地平面分割不当引入地弹。模拟地和数字地分割之后，如果单点连接的位置不对，数字电流会绕远路回到源端，在地平面上产生压差，耦合到模拟信号里。单点连接要选在ADC下方，让数字电流的回路面积最小。如果ADC没有分开的AGND和DGND引脚，那就整块板用统一地平面，但布局上把模拟部分和数字部分分开。

第四个坑：忽略ADC的输入共模电压要求。全差分ADC对输入共模电压有明确要求，通常是参考电压的一半。如果前端放大器输出的共模电压不对，ADC性能会严重恶化。设计时要确保放大器的输出共模电压等于ADC要求的共模电压，可以用放大器的VOCM引脚来设定，或者用电阻分压网络。

第五个坑：SPI通信线太长导致数据错误。SPI时钟频率高的时候，走线长了会有反射和串扰。如果ADC和MCU不在同一块板上，SPI走线超过10厘米，就要考虑加缓冲器或者降低SPI时钟频率。我一般会在SPI时钟线上串33欧电阻，数据线上串22欧电阻，减少反射。

6. 评估板选型与快速验证：别急着画板，先买块评估板

6.1 评估板值不值得买，什么时候买

很多人觉得评估板贵，不舍得买，直接画板。但我的经验是，对于高精度ADC项目，评估板的钱绝对不能省。一块评估板通常几百到一千多块钱，但它能帮你快速验证ADC的真实性能，确认前端电路的设计方向，还能直接用厂商提供的上位机软件看FFT、直方图、时域波形。如果你自己画板，第一版很可能因为布局或者前端设计问题达不到预期，改一版就是几周时间和几千块钱打样费，远不如先买评估板划算。

评估板适合在选型阶段买，用来对比几个候选型号的实际性能。厂商的评估板通常已经优化了布局和前端电路，你能看到ADC在理想条件下的表现。如果评估板都达不到手册指标，那要么是测试方法不对，要么是芯片本身有问题，趁早换型号。

6.2 评估板怎么用才能发挥最大价值

拿到评估板之后，不要只跑厂商的默认配置。要自己改配置，测试不同采样率、不同增益、不同参考电压下的性能。比如把采样率从10kSPS降到1kSPS，看噪声本底降多少；把参考电压从内部切换到外部，看精度提升多少；把输入信号频率从100Hz提高到10kHz，看SNR和THD恶化多少。

我一般会用评估板做三件事：第一，测噪声本底，输入端短接，采集几千个点，算标准差，看有效位数；第二，测SNR和THD，输入正弦波，做FFT，看频谱；第三，测温漂，用热风枪或者恒温箱改变温度，看读数变化。这三件事做完，基本就能判断这颗ADC适不适合你的项目。

6.3 从评估板到正式板，哪些地方容易出问题

评估板性能好，不代表自己画的板子性能一样好。从评估板到正式板，最容易出问题的地方是电源和参考电压的布局。评估板通常用多层板，有专门的地平面和电源平面，自己画板如果只有两层，电源和地的阻抗会大很多，噪声容易耦合。

另外，评估板的前端放大器通常是厂商精选的低噪声型号，自己画板如果换了便宜的运放，性能会下降。还有，评估板的时钟通常来自低抖动晶振，自己画板如果用MCU的时钟输出，抖动可能大很多。

所以从评估板到正式板，要尽量复刻评估板的布局和电源设计，前端放大器不要随便换型号，时钟要用低抖动晶振。如果成本压力大，可以先在正式板上留兼容设计，比如同时兼容两颗运放的封装，测试后再决定用哪颗。

7. 几个真实项目案例的选型复盘

7.1 工业称重模块：24位Σ-Δ ADC配低噪声基准

这个项目要求分辨率1毫克，量程5公斤，也就是满量程的百万分之一，对应20位有效位数。信号来自称重传感器，输出差分电压0到10mV，源阻抗350欧。我选了一颗24位Σ-Δ ADC，SINAD在20SPS时达到130dB，ENOB约21.3位，留了1.3位余量。参考电压用2.5V低噪声基准，初始精度0.05%，温漂3ppm/°C，噪声密度8nV/√Hz。前端用一颗低噪声全差分放大器，增益250倍，把10mV放大到2.5V。抗混叠滤波器用二阶RC，截止频率10Hz。实测稳定分辨率达到21位，满足要求。

这个项目的关键是参考电压和前端放大器的噪声控制。基准源的噪声密度8nV/√Hz，在10Hz带宽内积分后约25nV有效值，远小于1LSB（2.5V/2^24≈0.15微伏）。放大器的输入噪声密度5nV/√Hz，增益250倍后输出噪声约1.25微伏，也小于1LSB。所以系统噪声主要由ADC本身决定，达到了预期精度。

7.2 音频测试设备：SAR ADC配低失真驱动器

这个项目要测音频信号的谐波失真，信号带宽20kHz，目标THD小于-110dB，对应18位有效位数。SAR ADC的采样率选200kSPS，过采样后有效位数能到18位以上。前端驱动器选了一颗THD为-120dB的低失真运放，增益1倍，因为音频信号幅度已经到2Vrms，不需要放大。参考电压用5V低噪声基准，噪声密度6nV/√Hz。抗混叠滤波器用四阶巴特沃斯，截止频率25kHz，在100kHz处衰减约80dB，有效抑制混叠。

这个项目的难点是THD。SAR ADC本身的THD在100kHz输入时约-100dB，前端运放的THD要优于-110dB才能不拖后腿。我选了一颗双极型输入的低失真运放，实测THD在20kHz时约-115dB，满足要求。另外，PCB布局上把模拟部分和数字部分严格分开，SPI时钟线远离模拟输入，最终实测THD约-108dB，接近目标。

7.3 便携式医疗设备：低功耗Σ-Δ ADC配单端转差分

这个项目是便携式心电图采集，信号带宽150Hz，目标有效位数16位，功耗要求小于10毫瓦。选了一颗低功耗24位Σ-Δ ADC，SINAD在250SPS时约100dB，ENOB约16.3位，刚好满足。参考电压用内部基准，初始精度0.1%，温漂50ppm/°C，虽然指标一般，但心电信号对绝对精度要求不高，主要看噪声和共模抑制。前端用一颗低功耗单端转差分放大器，把单端心电信号转成差分，共模抑制比80dB。

这个项目的关键是功耗和共模抑制。ADC在250SPS时功耗约1毫瓦，放大器功耗约2毫瓦，总功耗3毫瓦，满足要求。共模抑制方面，差分输入架构加上放大器的CMRR，总CMRR约80dB，能有效抑制工频共模干扰。实测在50Hz共模干扰下，输出噪声小于1LSB，满足心电信号采集要求。

8. 选型决策清单：下次选ADC直接照着走

8.1 需求确认清单

在打开选型手册之前，先把下面这些问题回答清楚：

• 信号类型：电压还是电流？单端还是差分？幅度范围多少？源阻抗多少？
• 信号带宽：最高频率成分是多少？需要保留的谐波到多少次？
• 精度目标：需要多少位有效位数？绝对精度要求多少？温度范围多少？
• 采样率：最低采样率多少？有没有多通道同步要求？
• 环境条件：工作温度范围？电源电压范围？功耗预算？
• 接口要求：SPI还是I2C？需要多少根线？MCU接口资源够不够？
• 成本预算：ADC芯片多少钱？前端放大器多少钱？基准源多少钱？总BOM成本上限？

8.2 选型参数优先级排序

不同应用场景下，参数的优先级不一样。我一般按下面的顺序来排：

8.3 选型检查表

选定型号之后，逐项检查：

• ADC的ENOB是否满足目标，留了至少2位余量？
• 采样率是否满足信号带宽要求，留了5到10倍余量？
• 输入架构是否匹配信号源类型，共模抑制是否足够？
• 参考电压的精度、温漂、噪声是否满足要求？
• 前端放大器的建立时间、噪声、失真是否满足要求？
• 抗混叠滤波器的截止频率和阶数是否合理？
• 电源和地的布局方案是否明确？
• 时钟抖动是否满足SNR要求？
• 评估板是否可得，能否快速验证？
• 总BOM成本是否在预算内？

8.4 最后几条实战建议

第一，不要迷信位数，要看ENOB。24位ADC不一定比16位ADC精度高，关键看SINAD和实际噪声本底。

第二，参考电压和电源的重要性不亚于ADC本身。一颗好ADC配一颗烂基准，性能直接打对折。

第三，前端驱动放大器的噪声和失真要和ADC匹配。放大器噪声比ADC大，系统噪声就被放大器主导；放大器失真比ADC大，系统THD就被放大器主导。

第四，PCB布局布线决定最终性能。原理图对了，布局错了，性能照样不达标。模拟部分和数字部分要分区，参考电压和电源要滤波，SPI时钟要远离模拟输入。

第五，评估板能买就买。几百块钱的评估板能帮你省下几周调试时间和几千块钱打样费，这笔账怎么算都划算。

第六，测试要测噪声本底、SNR、THD和温漂。这四项指标能全面反映ADC系统的实际性能，缺一不可。

我在实际项目里踩过的坑，大部分都集中在参考电压、前端驱动和PCB布局这三个环节。ADC芯片本身反而很少出问题，只要选型时ENOB和采样率留够余量，基本都能正常工作。所以如果你正在做高精度ADC硬件电路设计，建议把70%的精力花在外围电路和布局上，30%花在ADC选型上。选型选对了只是起点，外围电路设计好了才是终点。