关于华为 eNSP 安装初期常见问题与处理记录
2026/9/28 20:39:01
在DV（Design Verification，设计验证）环境下，UT / IT / ST 通常分别代表：
| 缩写 | 英文 | 中文 | 验证层级/对象 | 主要关注点 |
|---|---|---|---|---|
| UT | Unit Test / Unit Verification | 单元测试 / 单元验证 | 最小设计单元，如 RTL module、函数、类、组件 | 模块内部逻辑、边界条件、功能正确性、代码/功能覆盖率 |
| IT | Integration Test / Integration Verification | 集成测试 / 集成验证 | 模块之间、子系统之间、接口与互联 | 接口时序、协议一致性、数据流、模块间交互、集成后功能 |
| ST | System Test / System Verification | 系统测试 / 系统验证 | 完整系统、芯片、软件系统或整车级系统 | 端到端功能、系统需求符合性、性能、可靠性、异常场景 |
简单理解：
UT：单元级验证——先保证每个小模块自己是对的。
IT：集成级验证——再保证模块连起来能正确工作。
ST：系统级验证——最后保证整个系统满足需求和真实使用场景。
在 DV 流程中一般是自底向上：
UT → IT → ST，逐层收敛问题。
不同公司/标准里叫法可能略有差异，比如 UT 也叫模块级验证，ST 也叫系统级验证，但核心含义基本一致。