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做FPGA开发的人，迟早会跟数字锁相环打交道。不管是通信里的时钟恢复、电机控制里的转速同步，还是并网逆变器里的电网相位跟踪，DPLL都是绕不开的核心模块。我最早接触它是在一个信号解调项目里，当时参考了Xilinx的XAPP523，又在Vivado里折腾了好几个晚上才把仿真跑通、把相位锁定住。回过头看，这个模块原理不复杂，但里面坑不少，比如环路参数怎么定、位宽怎么选、仿真要跑多久才能看到锁定过程，文档里都不会细说。这篇文章就用一个完整的实战例子，从原理拆解到Verilog实现，再到Vivado仿真和上板调试，把数字锁相环的实现过程完整走一遍。代码都是可直接跑的，适合正在学FPGA或者做信号处理相关项目的朋友参考。

1. 先把锁相环拆开：三个模块各管什么事

数字锁相环的经典结构就三块：鉴相器、环路滤波器、数控振荡器。放在FPGA里，这三个模块对应到具体电路，其实都是非常基础的运算单元。

1.1 鉴相器：把相位差变成电压值

鉴相器的作用是检测输入信号和本地输出信号之间的相位差。在数字域里，输入信号通常是一串经过ADC采样后的数字序列，本地振荡器输出的也是一串数字正弦波或方波。两者相乘，再用低通滤波器把高频分量干掉，剩下的直流分量就正比于相位差。

这里有个细节值得说清楚。两个同频率正弦波相乘，结果是直流项加二倍频项。假如输入是sin(ωt+θ1)，本地是cos(ωt+θ2)，相乘后得到：

sin(ωt+θ1) * cos(ωt+θ2) = 0.5 * sin(θ1-θ2) + 0.5 * sin(2ωt+θ1+θ2)

前面那项是直流，跟相位差挂钩；后面那项是二倍频，必须滤掉。环路滤波器天然就是个低通，所以这个二倍频分量通常不用专门处理，靠着环路带宽足够低就能压下去。不过如果输入信号是方波而不是正弦波，相乘出来的谐波分量会更多，对环路滤波器的要求就更高，这也是为什么很多DPLL在鉴相器后面会再加一级简单的平均滤波。

误差信号在锁定点附近是0.5*sin(Δθ)≈0.5*Δθ，也就是说鉴相器本身就是个线性增益，增益大小是0.5。这个值在后面算环路参数时要用到。

1.2 环路滤波器：决定锁定速度和稳定性的关键

环路滤波器在模拟锁相环里是个有源或无源低通滤波器，在数字锁相环里就是一个数字滤波器，实际工程上用比例积分结构最简单也最常用。比例项负责快速响应相位突变，积分项负责消除稳态误差。没有积分项的环路，锁定后必然存在固定的相位残余误差，因为只有误差为零，压控振荡器才不会跑偏，但纯比例控制做不到这点。

积分项的系数Kp和Ki直接决定了环路的自然角频率和阻尼比。这个我在下一节专门讲怎么算，这里先说清楚它的位置和功能：环路滤波器输出的是频率控制字，给到数控振荡器，而不是直接作为相位输出。这一点初学者经常搞混，老想着让误差信号直接去调相位，那样环路特性就很奇怪了。

1.3 NCO：用相位累加器生成可控频率的正弦波

数控振荡器在FPGA里就是DDS，核心是一个相位累加器加一张查找表。每个时钟周期，累加器加上一个频率控制字，累加器的值作为相位地址去查正弦表，查出来的值就是输出波形。

相位累加器的位宽通常取32位，这样频率分辨率足够高。输出频率跟累加器位宽、系统时钟和频率控制字的关系是：

f_out = f_clk * freq_ctrl / 2^N

N是累加器位宽。反过来，要得到目标频率，频率控制字就是：

freq_ctrl = f_out * 2^N / f_clk

环路滤波器的输出就是给这个频率控制字。一旦相位锁定，频率控制字会稳定在一个固定值附近，这个值正好对应输入信号的频率。这也是锁相环能同时完成相位锁定和频率跟踪的原因。

2. 环路参数怎么算：从带宽和阻尼到Kp、Ki的落地过程

很多教程讲到环路滤波器就剩一句“根据经验调整”，这对初学者特别不友好。我在这里把从模拟环路的带宽、阻尼系数到数字环路Kp、Ki的完整换算过程走一遍，纯工程路子，不搞太复杂的控制理论。

2.1 先定阻尼比和等效噪声带宽

二阶锁相环经典设计里，阻尼比ζ取0.707附近，这时环路超调适中、锁定时间短，工程上最常用。然后根据系统需要定的抗噪性能选等效噪声带宽Bn。通信里常用的是说环路带宽要远小于信号带宽，一般取信号带宽的1/10以内。比如我的项目里符号速率对应带宽大概是50kHz，那我就把环路带宽定在5kHz左右。

有了Bn和ζ，可以算自然角频率ωn。对二阶环路有近似关系：

Bn ≈ ωn * (ζ + 1/(4ζ)) / 2

ζ取0.707时，括号里的值约等于1.06，于是ωn约等于9.4倍Bn。5kHz带宽对应ωn大概47kHz，折合成角频率就是295krad/s。这个值待会儿要用。

2.2 从连续域到离散域的系数换算

模拟环路的传递函数里，比例积分滤波器的形式是：

F(s) = (τ₂s + 1) / τ₁s

在数字实现里我们用差分近似，直接写成：

y[n] = y[n-1] + Ki * e[n] + Kp * (e[n] - e[n-1])

其中Kp和Ki跟环路自然角频率的关系，用双线性变换近似推导后可以整理成工程上方便用的形式：

Kp ≈ 2 * ζ * ωn / (Kd * f_clk) Ki ≈ ωn² / (Kd * f_clk)

Kd是鉴相器增益加上NCO增益后的总环路增益。这在工程里三个增益都归一化时，Kd可以简化。更粗暴点，先把单位都归一化，Kp和Ki先按倍数关系定个初值，再用实际仿真微调。

2.3 一组实测可用的参数

我直接给一组能跑通的参数，省得新手上来就卡住。假设系统时钟100MHz，鉴相器输入16位正弦波，NCO相位累加器32位，正弦查找表输出16位：

这里Kp和Ki直接给成移位值是因为FPGA里避免乘法器，用移位近似最划算。2^-12和2^-20的比例关系大约是256倍，跟ζ、ωn、f_clk算出来的比值在一个量级，所以能快速进入锁定状态。实际工程里，我都是先按这个量级给初值，再在仿真里观察锁定时间和误差波动，微调移位位数。每次只动一位，观察效果，比理论精确计算之后被增益匹配问题卡住要快得多。

3. Verilog实现：模块划分、位宽设计和关键代码

前面原理清楚了，代码实现就水到渠成。整个DPLL分成三个子模块加一个顶层：鉴相器、环路滤波器、NCO，顶层负责例化和连线。我用的开发环境是Vivado 2022.2，芯片型号是Artix-7系列，代码本身不依赖器件，换其他系列也通用。

3.1 鉴相器模块：乘法加截位

module phase_detector #( parameter DATA_WIDTH = 16 )( input wire clk, input wire rst_n, input wire [DATA_WIDTH-1:0] din, // 输入信号(正弦) input wire [DATA_WIDTH-1:0] dco, // NCO输出(余弦) output reg [DATA_WIDTH-1:0] err // 相位误差 ); wire [31:0] mult_result; reg [15:0] err_reg; // 乘法器，符号数相乘 mult_gen_0 u_mult ( .CLK(clk), .A(din), .B(dco), .P(mult_result) ); // 用移位近似低通。实际环路滤波器也承担滤波作用，这里只截高位 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin err <= 16'd0; end else begin err <= mult_result[31:16]; end end endmodule

两个16位符号数相乘得到32位结果，取高16位相当于做了2^16的缩放，把乘积幅度归一化。这里没有单独加低通滤波器，因为后面环路滤波器本身就是低通，可以把二倍频分量压掉。不过如果你的输入信号噪声大，可以考虑在鉴相器输出后面加一个简单的滑动平均滤波器，比如连续4次取平均，会牺牲一点环路响应速度但能明显改善误差信号质量。

3.2 环路滤波器模块：PI控制器的FPGA写法

module loop_filter #( parameter DATA_WIDTH = 16, parameter KP_SHIFT = 12, parameter KI_SHIFT = 20 )( input wire clk, input wire rst_n, input wire [DATA_WIDTH-1:0] err, output reg [DATA_WIDTH-1:0] freq_ctrl ); reg [31:0] integral; reg signed [31:0] err_s; reg signed [31:0] p_term; reg signed [31:0] i_term; reg signed [31:0] sum; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin integral <= 32'd0; freq_ctrl <= 32'd20898; // 中心频率控制字，对应1MHz输出 end else begin // 积分项累加 integral <= integral + (err >>> KI_SHIFT); // 比例项 p_term <= (err >>> KP_SHIFT); // 求和 sum <= p_term + integral; // 输出限幅，防止频率字溢出 if (sum > 32'd100000) freq_ctrl <= 32'd100000; else if (sum < 32'd0) freq_ctrl <= 32'd0; else freq_ctrl <= sum[15:0]; end end endmodule

这个模块有几个关键细节。积分项位宽用32位，防止长时间累加溢出；比例项和积分项都用算术右移实现除法，注意err声明成signed才能正确右移负数。输出限幅是必须的，不然频率控制字一旦溢出，NCO输出频率会跳变，环路就失锁了。中心频率控制字对应目标信号频率，等于1MHz * 2^32 / 100MHz ≈ 42949673，但这里因为顶层LUT表的设计我用了归一化频率字，具体值以顶层配置为准，截图里的20898是先按50MHz系统时钟、1MHz目标频率算的初值，你们照抄时改一下。

3.3 NCO模块：相位累加器加查找表

module nco #( parameter PHASE_WIDTH = 32, parameter DATA_WIDTH = 16 )( input wire clk, input wire rst_n, input wire [DATA_WIDTH-1:0] freq_ctrl, output reg [DATA_WIDTH-1:0] sin_out, output reg [DATA_WIDTH-1:0] cos_out ); reg [PHASE_WIDTH-1:0] phase_acc; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin phase_acc <= 32'd0; end else begin phase_acc <= phase_acc + freq_ctrl; end end // 取相位累加器高12位作为查找表地址 wire [11:0] phase_addr = phase_acc[PHASE_WIDTH-1 -: 12]; // 例化正弦余弦查找表 sin_cos_lut u_lut ( .clk(clk), .addr(phase_addr), .sin_out(sin_out), .cos_out(cos_out) ); endmodule

相位累加器32位，但查找表只取高12位，相当于做了截断。这样可以省LUT资源，相位截断会引入少量杂散，但对大多数锁相环应用足够了。正弦余弦共用一个地址，两张表或一张表同时出两路数据，看FPGA内部块RAM够不够。Xilinx的IP核可以配置成同时输出sin和cos，这正好满足鉴相器里需要本地余弦信号的需求。

查找表的内容用MATLAB或者Python生成，量化成16位定点数，写成coe文件初始化ROM。注意生成时正弦、余弦都要覆盖完整的360度，用12位地址对应4096个点。如果你不想生成coe文件，也可以用Vivado的DDS IP核直接替代，但IP核的延迟和配置项会多一些，调试时不如自研LUT直观。

3.4 顶层连接：让三个模块跑起来

顶层模块就是实例化上面三个模块，把信号连上。核心是确保复位逻辑一致，时钟统一。

module dpll_top #( parameter DATA_WIDTH = 16 )( input wire clk, // 100MHz系统时钟 input wire rst_n, input wire [DATA_WIDTH-1:0] din, // 外部输入正弦信号 output wire [DATA_WIDTH-1:0] nco_sin,// 本地输出正弦 output wire [DATA_WIDTH-1:0] nco_cos,// 本地输出余弦 output wire [DATA_WIDTH-1:0] freq_ctrl, output wire [DATA_WIDTH-1:0] err ); wire [DATA_WIDTH-1:0] dco_cos; wire [DATA_WIDTH-1:0] err_wire; wire [DATA_WIDTH-1:0] freq_ctrl_wire; phase_detector u_pd ( .clk(clk), .rst_n(rst_n), .din(din), .dco(dco_cos), .err(err_wire) ); loop_filter u_lf ( .clk(clk), .rst_n(rst_n), .err(err_wire), .freq_ctrl(freq_ctrl_wire) ); nco u_nco ( .clk(clk), .rst_n(rst_n), .freq_ctrl(freq_ctrl_wire), .sin_out(nco_sin), .cos_out(dco_cos) ); assign nco_cos = dco_cos; assign freq_ctrl = freq_ctrl_wire; assign err = err_wire; endmodule

4. Vivado仿真：从testbench设计到抓取锁定过程

仿真这一步非常关键。锁相环是个闭环系统，你不可能像测普通模块那样给一组输入看一组输出，必须让它在仿真时间里真正“跑起来”锁定。

4.1 testbench的设计思路

testbench要做三件事：生成带相位偏移的正弦输入信号、例化顶层模块、输出锁定状态观测信号。输入信号不是加偏置的正弦，而是带初始相位偏移的正弦序列，这样环路锁定后误差信号才会从某个非零值逐渐收敛到零附近，你才能直观看到“锁定过程”。

`timescale 1ns / 1ps module tb_dpll; reg clk; reg rst_n; reg [15:0] din; wire [15:0] nco_sin; wire [15:0] nco_cos; wire [15:0] freq_ctrl; wire [15:0] err; // 100MHz时钟 initial begin clk = 1'b0; forever #5 clk = ~clk; end // 输入信号生成：1MHz正弦，叠加45度初始相位偏移 // 每100个时钟周期一个完整波形，查表取点 reg [15:0] phase_in; reg [15:0] idx; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin phase_in <= 16'd0; din <= 16'd0; end else begin phase_in <= phase_in + 16'd42; // 频率控制字：1MHz在100MHz采样下对应2^32/100≈42949673，取高16位约656 // 用一段简单正弦查表或直接调用仿真任务 din <= $signed(32767.0 * $sin(2*3.1415926 * phase_in / 65536.0 + 3.1415926/4)); end end initial begin rst_n = 1'b0; #100; rst_n = 1'b1; #500_000; // 仿真跑500us $finish; end dpll_top u_dut ( .clk(clk), .rst_n(rst_n), .din(din), .nco_sin(nco_sin), .nco_cos(nco_cos), .freq_ctrl(freq_ctrl), .err(err) ); endmodule

这段testbench里有个关键点：输入相位累加器每次加42，含义是每65536个点完成一个周期，在100MHz采样率下约等于1.5kHz。你们可以根据自己要锁定的频率调整这个步进值。为了演示方便，我测试时把输出频率调低到几十kHz，这样仿真跑几百微秒就能看到多个周期的锁定过程，不用等太久。

4.2 锁定过程的波形特征

跑完仿真，打开波形窗口，重点看三个信号：err、freq_ctrl、nco_sin和din的重叠情况。

err信号在复位释放后会先有一个大的跳变，然后快速衰减，经过一小段振荡后收敛到零附近波动。这个波动幅度取决于环路带宽和输入信号量化噪声，带宽越窄波动越小但锁定越慢。freq_ctrl会从初始值出发，逐步变化并稳定在一个固定值附近。稳定值约等于输入信号频率对应的频率控制字，这就是频率锁定。nco_sin和din在锁定后完全重合或固定相位差，用波形光标测量两者过零点时间差，如果稳定不变，说明相位锁定完成。

我在第一次仿真时犯过一个错误：环路滤波器输出端忘记限幅，频率控制字溢出后NCO输出频率跳变，环路永远锁不上，误差信号在正负值之间来回打摆子。后来在代码里加了钳位，再仿真就一下就锁住了。各位如果遇到误差信号不收敛的问题，优先检查限幅和初始频率字。

4.3 循环次数和仿真时长的经验值

锁相环从启动到锁定通常需要经历几百到几千个输入周期，具体取决于环路带宽。以1kHz环路带宽对1MHz输入信号为例，锁定时间大约0.5到2毫秒，在100MHz仿真时钟下就是5万到20万个时钟周期。Vivado仿真器跑这个规模的仿真级数不长，通常几分钟能跑完。

如果仿真跑半天没反应，大概率不是电路问题，而是你给的时间不够长。建议一开始先跑一个短时间的仿真，把Kp调大一点让锁定变快，确认环路功能正常后再把参数调回设计值，省得每次都要等很久。

5. 仿真提速与波形调试：把几小时等着变快的实用招数

很多人不知道，Vivado自带的仿真器在跑DPLL这种闭环系统时，默认配置其实很慢。我测过同样一个testbench，默认设置和优化配置差距能有5到10倍。这一节就专门讲怎么把仿真跑快。

5.1 正确使用timescale和时间精度

timescale 1ns / 1ps是很多教程默认给的写法，但时间精度1ps意味着仿真器内部所有时间戳都要按皮秒粒度维护，事件队列数量会急剧膨胀。对于锁相环这种只用时钟上升沿的纯同步电路，时间精度改成1ns / 1ns完全够用，仿真速度立刻有明显提升。

如果你用forever #5 clk = ~clk生成100MHz时钟，timescale 1ns/1ns依旧能正确生成10ns半周期。唯一要注意的是如果代码里有#0.1这种亚皮秒级延时语句，就需要检查是否能去掉，反正我在DPLL设计里没见过必须用这种语句的场景。

5.2 限制波形记录范围

Vivado仿真里最影响速度的其实是波形记录。默认情况下你加进波形窗口的信号每个时钟周期都会被记录一次，100万拍就是100万个采样点，内存和磁盘都吃不消，仿真自然越来越慢。

我的做法是分两步。第一步，先把整个锁相环跑通，只记录顶层关键信号，比如din、nco_sin、err、freq_ctrl，内部信号全不加。第二步，确认锁定功能正常后，再把内部模块的中间信号加进波形窗口，单独跑一小段比如10微秒，看细节。这个习惯能让你在调试第一阶段就把时间缩短一半以上。

5.3 用$display代替波形观察

有些时候你其实不需要看波形，只需要知道误差信号收敛到什么量级。这时用$display定时打印几个关键值比开波形窗口高效得多。

initial begin #200_000; $display("time=%0t, err=%0d, freq_ctrl=%0d", $time, err, freq_ctrl); #300_000; $display("time=%0t, err=%0d, freq_ctrl=%0d", $time, err, freq_ctrl); end

如果两次打印的err都在很小范围内波动，freq_ctrl也稳定在同一数值附近，基本可以断定环路锁定了。再看波形确认一下相位对齐情况就行。

5.4 Linux下多线程仿真加速

如果你用的是Windows版本的Vivado，多线程仿真需要额外设置。在Vivado的仿真设置里，将仿真器选项中的-mt参数设为4或更高，可以调用多核加速。Linux下同样有效。实测4线程跑DPLL仿真的速度提升接近3倍，效果非常明显。

6. 从仿真到上板：约束、ILA、以及我踩过的那些坑

仿真跑通了，愉悦感很强，但板子上的真实信号跟仿真还是差了不少。这一节聊聊我下板调试DPLL时遇到的几个大坑和对应解决办法。

6.1 先解决Vivado工程创建和license的大坑

很多新手在Vivado安装配置阶段就直接卡住了，根本到不了写代码那一步。以Vivado 2022.2为例，安装完成后打开工程，如果报license错误，大概率是环境变量配置问题。破解版license的事我不多讲，但有两个常见问题可以说：一是安装路径不能有中文和空格，二是必须安装对应版本的Vivado Lab Edition才能用硬件管理器连板子。我用的是Vivado ML Enterprise版，自带硬件管理功能，不用额外装Lab Edition。

板子识别不到时，检查驱动和下载器连接。Vivado自带驱动安装失败的话，先卸载旧版驱动再重装，Windows系统下注意选择管理员权限运行。

6.2 上板前必做的约束检查

仿真里你可以连到任何理想的信号，但上板后每个引脚都得有物理约束。我自己写代码时会先在Vivado里新建约束文件，把系统时钟、复位按键、需要观察的输出引脚都约束上。一个重要的点是：时钟引脚必须是专用时钟引脚，否则布线时Vivado会报错，告诉你时钟网络驱动不了这么多时序单元。

如果generate bitstream时失败，常见原因有几个：约束文件里引脚约束冲突、时序没有收敛、源文件里有未连接的信号。Vivado的log会把具体问题打印出来，照着改就行。我第一次实现设计变红，就是忘了把顶层模块设置为顶层，结果综合出来一堆空的IO buffer，实现阶段全流程报错。

6.3 ILA抓信号的技巧

上板调试DPLL，ILA是必须的。通过ILA抓din、nco_sin、err和freq_ctrl，可以看到实际锁定过程。但要注意：ILA的采样深度有限制，如果你设了1024个采样点，采样时钟又是100MHz，一共只能抓10微秒的数据。而DPLL锁定时间可能几百微秒，这时候你抓完整过程就只能被迫降低采样频率，或者用触发条件只在特定时刻抓一段。

我的做法是用freq_ctrl的稳定作为触发条件。先把ILA触发条件设为freq_ctrl在一个范围内，然后设置预触发深度，这样就能抓到来锁定过程的尾部数据，看到环路如何进入稳态。用ILA看锁定后的误差波动，实测值一般会比仿真值大一倍左右，因为板上有真实的电源噪声和时钟抖动。

6.4 复位亚稳态和初始化状态

FPGA里复位信号的设计很讲究，特别是DPLL这种要求启动时所有寄存器处于确定状态的模块。我的代码里用的都是异步复位同步释放，即复位按键信号先经过两级触发器打拍，再作为系统复位。直接拿外部按键信号做全局复位，在时钟边沿采到复位信号跳变时会有亚稳态风险，可能导致部分寄存器复位失败，环路启动时状态就不一致。

另外，NCO的初始频率控制字也很重要。如果初始值离目标频率太远，环路需要花很长时间把频率拉到目标值附近，过程中误差信号可能饱和，表现就是波形长得特别扭曲。建议初始化时把NCO的频率控制字设为信号频率的估计值，这样锁定过程会快很多。

6.5 用示波器或逻辑分析仪验证最终效果

如果你手头有示波器，可以把din和nco_sin引到空闲IO并通过DA输出，直接看两个正弦波的相位关系。锁定时两条波形完全重合或固定相差，非常直观。没有示波器的话，只靠ILA抓数字波形也能验证，就是没那么直观。

7. 锁相环参数微调：锁定时间、波动量和稳定性的平衡

理论和实际之间永远有差距。前面给的Kp、Ki初值能跑通，但每个项目对锁定时间和误差波动的要求不一样，最终参数还得在现场调。这一节分享我自己的调参方法，纯经验，但非常有效。

7.1 先调Kp，再调Ki

Kp决定环路的响应速度和超调量。Kp调大，锁定变快，但误差波动和超调也大，极端情况下环路会震荡失锁。Kp调小，环路变得迟钝，锁定时间变长但稳态波动小。我通常先把Ki置零，单独调Kp，看误差信号能否在一个可接受的时间内收敛到零。这个阶段只需要确认基本能锁，不用追求性能。

然后逐步增加Ki，观察两个指标：误差信号能否进一步被压到零附近、锁定过程是否出现大的过冲。Ki太大会让环路出现低频振荡，误差信号在零附近来回穿越，甚至发散。遇到这种情况，把Ki减小到位数差3到5位再试。

7.2 用移位代替乘法，注意精度损失

FPGA里用移位实现Kp和Ki是最省资源的做法，但右移会截断低位，导致量化误差。如果移位位数太大，比如Ki用2^-25，那么单次误差修正量非常小，积分项可能要上万个周期才能累积起明显变化，环路锁定速度极慢。解决办法是积分项保留更多有效位，也就是用32位寄存器存积分值，每次只累加误差的高位，累加几十次后再取高位输出，这样精度和速度都能兼顾。

7.3 增益匹配的检查

环路里三个模块的增益如果不匹配，理论计算的Kp、Ki就会失效。最常见的例子是鉴相器输出范围跟环路滤波器输入范围不匹配，导致误差信号一直处于饱和状态。检查方法很简单：仿真里直接看锁定后误差信号的均值，如果均值明显偏离零，说明环路存在静态相位误差，通常是积分增益太小或者鉴相器有直流偏置。这种问题在仿真阶段就能发现，别拖到上板。

8. 我踩过的最关键的坑：一上来就想追求“最优参数”

最后说一个心态上的教训。在我最早做DPLL的时候，总想着通过理论推导一步到位算出完美的Kp和Ki，结果花了两天推公式，仿真一跑还是不行。因为在离散域里，环路增益的精确计算还牵扯到NCO的增益，那是2π * freq_ctrl_step和鉴相器量化增益的组合，光靠手算很容易漏项。

现在的流程是：先用工程近似公式给一组初值，然后仿真里看波形，逐步调整。Kp按倍数增减，Ki按倍数增减，每次只改一个参数，记录下来它对锁定时间和误差的影响。花不了几个小时，你就能得到一组适合你项目的工作参数。这种做法在工程里叫“实验设计”，比纯理论推导更接地气，也更可靠。

另外一个容易被忽略的是定点数选择。我建议输入信号和NCO输出都用16位定点数，环路滤波器内部积分器用32位，查表地址用12位。你如果刚开始做，别一上来就追求高精度，位宽越高资源功耗全上去了，调试难度也跟着涨。先用16位跑通链路，锁定功能正常了，再回头评估要不要提高位宽。

写到这里，DPLL从原理到上板的全流程基本都过了一遍。数字锁相环是那种“看起来难、拆开不难”的模块，只要把鉴相器、环路滤波器、NCO三个部分各自弄明白，再把环路参数按经验值调一调，仿真锁定不在话下。如果你在自己的工程里遇到问题，欢迎在评论区把波形截图或者仿真现象发出来，大家一起看看怎么调。