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1. 从一次项目选型说起：为什么AD/DA参数不能只看位数

1.1 项目背景：一个看似不起眼的采集需求

前阵子接了个小活，需求说起来特别简单：采集一路压力传感器的模拟输出，精度要求大概到千分之一，采样率不用高，每秒几百次就够，数据经主控打包后通过串口上传。手头正好有几颗常见的ADC，位数从12位到16位不等，我第一反应就是“那肯定挑16位的，位数高精度就好”，随手在评估板上焊了一颗16位、SPI接口的ADC，配着STM32F103用CubeMX生成工程，烧进去一跑，数据是出来了，可波动大得离谱，跳字能到二十几个LSB，换算成电压差不多几十微伏的抖动——按理说16位ADC在合适参考电压下，一个LSB也就几十微伏，理论上不该这么飘。

我把问题拆开一个个查：参考电压、电源纹波、PCB布局、采样时序、前端运放驱动能力，甚至怀疑过SPI读取时序不对。折腾了两天，最后发现问题压根不在电路，而在我对参数的理解上。那颗芯片标称16位没错，但当我拿它的有效位数（ENOB）一算，实际有效的动态范围只有12位多一点，前端驱动又没跟上，等于花钱买了标称，用了一半性能。

这件事让我意识到，AD/DA的选型本质上是“读懂参数表”的能力，而不是“挑最大数字”的能力。位高、采样率高、价格贵，都不等于适合你的系统。尤其现在嵌入式项目里主控五花八门，从常见的STM32F103、ESP32，到算力更强的RK3588这类应用处理器，模拟前端和主控之间的配合越来越讲究，选错一颗AD/DA，后面调板子成本能翻几倍。这篇随笔就围绕“参数含义”这件事，把AD和DA的选型逻辑从头捋一遍，适合刚接触模拟前端、正在做元器件选型、或者被采集精度折磨过的朋友参考。

1.2 只看位数的代价：被ENOB上了一课

先说结论：一颗ADC的“位数”只代表它的量化台阶有多少级，也就是分辨率，而分辨率不等于精度。16位ADC的分辨率是2的16次方，也就是65536个台阶，理论最小分辨电压是参考电压除以台阶数。假设用2.5V参考，一个LSB约等于38微伏。听起来很美好，但芯片内部有热噪声、量化噪声、非线性、时钟抖动，这些都会吃掉有效精度，所以数据手册里会给出一个“有效位数”（ENOB，Effective Number of Bits），它才是真正能用的位数。

我后来复盘那颗芯片，手册上标着ENOB典型值12.3位，SFDR大概在某个频率下是80dB出头，换算下来实际能用的动态范围远低于标称16位给出的理论值。而问题的另一半出在前端：压力传感器输出阻抗偏高，直接接ADC的采样电容，建立时间不够，每次采样电容都没充满，读数自然飘。把前端加了一级运放做缓冲，再配合合理的RC抗混叠，跳字立马从二十几个LSB降到三四个LSB。

这就是选型的第一课：参数要成套地看，位数、ENOB、采样率、输入结构、驱动能力必须一起评估。单看任何一个都容易踩坑。下面我把AD和DA的参数拆开，逐条讲清楚它们到底在说什么、会影响什么、选型时该怎么用。

2. AD转换芯片核心参数逐条拆解

2.1 分辨率、LSB与量化误差：位数的真实含义

分辨率是ADC最直观的参数，N位ADC能区分2^N个离散电平。一个LSB的电压值等于满量程电压除以2^N。比如12位ADC配3.3V满量程，一个LSB就是3.3V/4096，约0.806毫伏；16位配2.5V参考，一个LSB约38微伏。这里有个容易搞混的点：满量程不一定是参考电压，很多差分输入的ADC，满量程是参考电压的两倍或者正负参考之间，具体要看芯片是单端还是差分、参考怎么接。

量化误差是分辨率带来的固有误差，理论上最大是±0.5个LSB，这部分无法消除，只能通过提高位数或者降低满量程来减小。但实际有效误差往往远大于0.5个LSB，因为还有噪声、非线性、失调等贡献。所以当你看到“16位、总误差±0.5LSB”这种描述时，要留个心眼，这通常指理想情况或特定测试条件下的指标。

选型时，先根据系统要分辨的最小信号算出需要的LSB电压，再反推位数。比如你要分辨1毫伏的电压变化，满量程2.5V，那至少需要约2500个台阶，12位（4096级）够用，但要留余量，14位或16位更稳妥。留几倍余量是常规做法，因为实际有效位数总是低于标称值。

2.2 采样率、奈奎斯特定律与过采样能换到什么

采样率决定ADC每秒能采多少个点。奈奎斯特定律说，要无失真地重建信号，采样率至少要大于信号最高频率的两倍。工程上通常会取更高，5到10倍甚至更多，因为实际抗混叠滤波器不可能做到理想陡峭的截止，留出过渡带才能把高频噪声挡在外面。

采样率还跟两个东西强相关：一是接口速度，比如SPI能跑多快、并行总线多宽；二是芯片的转换时间，很多逐次逼近型（SAR）ADC的采样率和分辨率是互相制约的，位数越高，单次转换越慢。你在手册里会看到一个“吞吐率”参数，单位通常是kSPS或MSPS，这才是实际能用的最大采样率。

这里有个很实用的技巧：过采样加上数字平均可以换精度。如果你只关心低频信号，又不需要那么高的有效采样率，可以用远高于信号带宽的采样率采集，然后把多个点平均，理论上采样率每提高4倍，平均后能多出1位有效精度。这在没有高精度ADC可用时特别有用，代价是数据量和计算量上升。像STM32F103这种主控，配合DMA搬运数据，做过采样平均是完全可行的。

2.3 SNR、SINAD、ENOB与SFDR：动态性能四件套

动态性能是ADC选型里最容易被忽视、却最影响实际体验的一组参数，主要包括SNR、SINAD、ENOB和SFDR。

SNR（信噪比）是信号功率与噪声功率之比，单位dB，理想N位ADC的SNR约等于6.02N+1.76dB。16位理论SNR约98dB，但实测往往低得多。SINAD（信号与噪声加失真比）把谐波失真也算进去，比SNR更全面，因为实际ADC除了噪声还有非线性引起的谐波。ENOB就是由SINAD换算来的，公式是(SINAD-1.76)/6.02，它直接告诉你“这颗芯片实际相当于多少位”。

SFDR（无杂散动态范围）是最强杂散分量与信号功率之比，做通信、频谱分析、雷达这类应用时特别关键，因为杂散会淹没微弱信号。THD（总谐波失真）则量化了谐波总量。这几个参数通常是在特定输入频率、特定采样率下测的，手册里会给测试条件，选型时务必看清条件，别拿1kHz测出来的ENOB去评估100kHz的应用。

我个人的经验是：做低速高精度采集，重点看ENOB和噪声密度；做中高速信号处理，重点看SFDR和THD。前者决定你能分辨多小的直流或低频变化，后者决定你能在多大动态范围内辨认信号。

2.4 INL、DNL、失调与增益误差：静态精度怎么看

动态性能之外，还有一组决定“准不准”的静态参数。DNL（微分非线性）描述每个台阶宽度偏离理想1个LSB的程度，单位LSB。如果DNL超过±1LSB，就可能出现丢码，也就是某些数字输出对应的模拟电压根本测不到，这在闭环控制里是致命的。INL（积分非线性）是所有台阶误差累积后的最大偏差，反映整体传输曲线偏离理想直线的程度，通常也用LSB表示。

失调误差是输入为零时输出不为零的偏差，增益误差是满量程附近的斜率偏差。这两项一般可以通过校准消除，很多芯片内部就带校准寄存器。但INL和DNL是芯片固有的，没法通过简单校准修好，只能选更好的芯片或者做分段校准。

选型时的判断标准：做高精度测量，INL要小于1个LSB，DNL要保证无丢码；做一般监控或控制，INL几个LSB往往也能接受，因为系统本身精度要求没那么苛刻。这里我踩过的坑是，曾经为了省成本选了一颗DNL较差的ADC做位置反馈，结果在某些位置读数跳变，导致控制抖动，最后换成DNL指标更好的型号才解决。

2.5 输入结构、参考电压与前端驱动

输入结构这块，最常遇到的是单端和差分之分。单端输入简单，但抗共模干扰能力弱；差分输入能抑制共模噪声、提高动态范围，还能利用差分信号的摆幅，但需要差分驱动，电路更复杂。常见的差分ADC满量程是正负参考或两倍参考，算LSB时别弄错。

参考电压是精度之源，一定要重视。很多ADC内部带参考，方便但精度和温漂一般；要求高的场合必须用外部高精度基准源。参考源的噪声和温漂会直接进入量化结果，所以选参考芯片时要看初始精度、温度系数和噪声密度。比如要求千分之一精度，参考的初始误差和温漂加起来得远小于千分之一。

前端驱动是最容易被忽视的环节。SAR型ADC内部有一个采样电容，采样瞬间会从输入端抽取电荷，如果信号源输出阻抗高，采样电容建立不到目标电压，读数就偏低且不稳定。解决办法是加一级运放做缓冲，或者用合适的RC网络，但RC的电阻又不能太大，否则同样影响建立时间。这里运放选型要看带宽、压摆率、噪声和输出电流能力，通常高速ADC配高速运放，别拿低速运放去驱动高速ADC。

注意：前端RC抗混叠的截止频率要留够过渡带，电阻过大还会引入热噪声和压降，务必结合ADC采样时间一起计算。

3. DA转换芯片选型要点

3.1 建立时间、压摆率与更新率

DA芯片（DAC）的选型和AD有很多相通之处，但关注点略有不同。第一个关键参数是建立时间，指数字输入变化后，模拟输出稳定到目标值一定误差范围内所需的时间。比如建立时间到0.1%，意味着要等到输出进入±0.1%的误差带才算稳定。建立时间越短，DAC能支持的更新率越高。

压摆率是输出电压变化的最大速率，单位V/微秒，它决定了输出大跳变时的响应速度。建立时间和压摆率一起，决定了DAC在做波形合成或快速设定时的实际性能。如果你要做信号发生器或者动态设定，这两个参数必须看；如果只是设定一个缓慢变化的偏置电压，那要求就宽松得多。

更新率（或采样率）是DAC每秒能更新多少个点，跟接口速度、芯片内部架构都有关系。实际选型时，把系统需要的更新率算出来，再留两倍以上余量，通常比较稳。

3.2 输出结构与运放配合的坑

DAC的输出结构主要有电压输出和电流输出两类。电压输出自带输出运放，用起来省事，但驱动能力和精度受内部运放限制；电流输出需要外接运放做电流转电压，灵活性和性能上限更高，但设计难度大。

用电流输出DAC时，外接运放的选型很讲究。运放的偏置电流、失调电压、噪声都会影响输出精度，反馈电阻的温漂同样会引入误差。我见过有人用普通通用运放配高精度DAC，结果温漂全来自运放和电阻，DAC本身的高精度白搭。这类场合应该选低失调、低温漂、低噪声的精密运放，反馈电阻用低温漂的金属膜或精密电阻。

还有一点：单电源供电的DAC，输出电压往往到不了电源轨，靠近两端时非线性会变差。如果系统要求输出接近0V或满电源，要么选轨到轨输出的型号，要么用双电源供电或加偏置电路。

3.3 毛刺、INL/DNL与单调性

DAC的毛刺（Glitch）是数字码切换瞬间输出出现的短暂尖峰，尤其在多个位同时翻转时（比如从0111跳到1000）最明显。毛刺会干扰后级电路，做精密控制时要重视。减少毛刺的办法包括选低毛刺DAC、用采样保持电路、或者在码切换时避开大跳变。

INL和DNL在DAC里同样重要，DNL大于1LSB会导致非单调，也就是输入码增加时输出反而下降。做闭环控制时非单调可能引起振荡。单调性通常被手册单独标注，选型时优先选“保证单调”的型号。

4. 参数之间的博弈：如何把系统指标翻译成芯片规格

4.1 从系统精度反推所需位数与ENOB

选型最忌讳“凭感觉挑”，正确做法是从系统指标反推。假设你需要测量的物理量范围是0到100千帕，要求分辨0.1千帕，那就是千分之一的分辨率，对应约1000个台阶，10位（1024级）刚刚够，但余量太小，建议至少12位。再考虑传感器本身的非线性、温漂、噪声，实际需要的ADC有效位数可能要到13到14位，这时候就得选标称16位、ENOB在14位以上的芯片，而不是随便一颗12位。

公式上可以这样走：先算出需要的LSB电压，再用满量程除以LSB得到台阶数，取以2为底的对数得到位数，最后根据系统误差预算再往上加2到4位余量。这个余量用来覆盖噪声、参考误差、前端误差和非线性。别把余量留得太紧，模拟电路的误差往往比想象中大。

4.2 成本、功耗、速度的三角平衡

位数上去了，价格和功耗往往也跟着上去。高精度ADC通常更贵、更耗电、封装更大，接口也更复杂。所以选型要在成本、功耗、速度之间做平衡。做电池供电的便携设备，功耗和封装是硬约束，可能要在精度上妥协；做台式仪器，那当然优先性能。

还有个实际因素：供货和封装。选型时我一般会查一下芯片的供货情况、是否有评估板、封装是否便于焊接和返修。评估板选型这一步很重要，有官方评估板能省下大量前期验证时间，可以直接测ENOB、噪声、建立时间，比看手册靠谱。尤其是现在很多国产ADC/DAC做得不错，先拿评估板实测一轮，再决定是否上量产，风险小很多。

4.3 典型场景选型对照表

不同应用对AD/DA参数的要求差异很大，下面这张表是我归纳的常见场景参考，实际选型还要结合具体指标微调。

5. 动手验证：用评估板和STM32快速摸清一颗芯片

5.1 测试平台与信号链搭建

手册参数只能作为初筛，真正决定用不用的还是实测。我的标准流程是：先搭一个最小信号链，包括高精度基准源、低噪声电源、待测ADC或DAC、主控和评估板。信号源方面，测ADC用低失真的信号发生器或者干脆用基准源分压产生直流，测DAC用高精度万用表或数据采集卡回读。

电源和地要格外小心，模拟部分和数字部分分开供电、单点接地，去耦电容靠近芯片引脚。很多时候实测结果差，不是芯片不行，而是电源和布局拖了后腿。这一点在高速或高精度场景下尤其明显。

5.2 STM32 SPI+DMA高速读取数据的实操

主控我常用STM32F103，配合CubeMX配置SPI和DMA来高速读取ADC数据，避免CPU干预导致采样时序抖动。思路是：SPI配置成主机模式，时钟极性相位按ADC手册要求设置，数据宽度8位或16位；DMA配置成外设到内存，循环模式，缓冲区分块。ADC的转换启动可以用定时器触发，保证采样间隔稳定。

大致的CubeMX配置要点：SPI时钟分频按ADC支持的最高SCLK设置，别超速；DMA优先级设高；如果用定时器触发ADC，注意触发沿和采样时间的配合。下面是一段简化的读取逻辑示意，实际工程里用HAL库生成即可。

// 假设SPI已配置好，DMA已绑定到SPI接收 #define BUF_LEN 1024 uint8_t adc_buf[BUF_LEN]; void adc_start(void) { HAL_SPI_Receive_DMA(&hspi1, adc_buf, BUF_LEN); } // DMA传输完成回调里处理数据 void HAL_SPI_RxCpltCallback(SPI_HandleTypeDef *hspi) { // 把adc_buf里的原始数据转成电压并做后续处理 process_adc_data(adc_buf, BUF_LEN); // 循环模式下会自动重启，若单次模式需手动再启动 }

用DMA的好处是采样节奏由硬件保证，CPU只负责后处理，适合做FFT分析或者过采样平均。实测下来，这种方式比中断逐字节读取稳定得多，尤其在高采样率时。

5.3 FFT分析与数据后处理

拿到数据后，做FFT是最直观的性能评估手段。把采集到的一串样本加窗（常用汉宁窗或布莱克曼窗）后做FFT，观察基波、谐波和噪声底，就能算出SNR、THD、SFDR和ENOB。噪声底越低，谐波越小，说明芯片和信号链越干净。

具体算ENOB时，从频谱里提取信号功率、噪声功率和谐波功率，按公式换算。如果手头没有专业软件，用Python的numpy做FFT也很方便，采样率、窗函数、点数设置好，结果一目了然。这一步能帮你验证手册标称是否属实，也能定位信号链里的问题，比如某个频点出现异常尖峰，往往是时钟或电源干扰耦合进来的。

6. 常见问题与排查技巧实录

6.1 常见现象速查表

实际调板子时，AD/DA相关的问题表现相似但原因各异，我整理了一张速查表，遇到问题先对号入座。

6.2 几条压箱底的避坑心得

第一，参考电压的噪声一定要单独评估。我见过好几次精度上不去，最后都是参考源在捣乱。用手册给的噪声密度乘以带宽估算一下，往往能提前发现问题。

第二，前端运放不要贪便宜。运放的失调、偏置电流、噪声和带宽，任何一项不达标都会拖累后端ADC。选运放时把它的误差贡献算进系统误差预算，超过预算的坚决换。

第三，布局和去耦比参数更重要。模拟走线远离数字和时钟线，地平面尽量完整，去耦电容紧贴引脚，这些基础做不好，再好的芯片也发挥不出来。我调过一块板子，仅仅是重新规划了地回流路径，噪声就降了一半。

第四，先上评估板再定方案。评估板选型省时省力，能让你在真实电路里测参数，比在手册上猜靠谱得多。尤其是新接触的型号，务必先实测。

第五，接口速度要留余量。SPI或并行接口跑在芯片极限速率时，容易因时序裕量不足出错，适当降速往往能换来稳定性，系统整体反而更快。

我个人在实际操作中的体会是，AD/DA选型这件事，七分靠读参数，三分靠动手测。参数读懂了，能砍掉一大批不合适的候选；实测做了，能把剩下的候选里的坑提前挖出来。两者结合，选出来的芯片才真正能用得住、用得久。