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1. 开场：这场演讲，值得每个半导体人盯紧

做半导体这行的人，每年年初都有个默契：看 ISSCC。不是因为它是 IEEE 办的、学术味最重，而是因为在这个会上，各家公司会第一次把"量产前一年甚至两年前的芯片"拿出来讲——ISSCC 2026 同样不例外。而今年最让我感兴趣的，是三星的 Kinam Kim 在大会上的 keynote，标题很直白：我的半个世纪半导体创新之旅。

这个标题乍一听像个人回忆录，但懂行的人都知道，这等于把三星半导体从 1970 年代到 2026 年的技术路线图、踩过的坑、押对的结构、以及未来两三代的演进方向，浓缩成一场演讲。Kinam Kim 是谁？三星电子曾经的副董事长、前 CEO 级人物，长期主导存储与逻辑工艺的技术路线。由他来复盘"半个世纪"，分量不言而喻。

这篇文章，我想以一个从业者的视角，把这场演讲背后值得琢磨的东西拆开讲：ISSCC 2026 上传达出的技术信号是什么，三星这五十多年是怎么从 64Kb DRAM 一路走到 GAA 和先进封装的，以及对我们这些做设备、工艺、测试、甚至拆机搞逆向的人，有哪些可以直接借鉴的信息。无论你是刚入行的工艺工程师，还是在封测厂天天跟 SECS/GEM 协议打交道的现场实施工程师，这篇都应该能读出点东西。

2. ISSCC 2026 的信号：三星把"回忆录"当路线图讲

2.1 ISSCC 为什么值得你每年都盯

先说个容易忽略的点：ISSCC（International Solid-State Circuits Conference）是全球固态电路领域级别最高的会议，每年 2 月在美国旧金山举办。和很多"论文导向"的学术会议不一样，ISSCC 的核心特点是"芯片导向"——各家公司展示的，往往是即将量产或者刚量产的芯片实物与架构。换句话说，你在 ISSCC 上看到的，不是十年后的黑科技，而是两年后你会真正摸到的产品。

所以做我们这行的，看 ISSCC 要抓三个信息：第一，工艺节点推进到哪了，比如三星这次是否披露了 2nm GAA 的 SRAM、逻辑性能数据和良率爬坡节奏；第二，存储技术往哪个方向走，尤其是 DRAM 的堆叠架构、HBM 的接口速度、eMRAM/eFlash 这类新兴存储的实用化程度；第三，芯片设计方法学的变化，比如电源管理、时钟方案、3D 堆叠后的散热设计。

这三条，恰好也是 Kinam Kim 这场演讲的主线。他讲"我的半个世纪"，本质上是在说：三星半导体是如何在这三个维度上，一步一步从跟随者变成定义者的。

2.2 Kinam Kim 讲的是什么：不是情怀，是技术年轮

我特意去翻了一下 ISSCC 2026 的公开议程资料。Kinam Kim 的演讲主题，除了个人回顾，重点放在"半导体技术变革的迭代逻辑"以及"下一个五十年的创新方向"。按他过去在多场 IEDM、VLSI 研讨会上的演讲风格推断，他一定会讲这么几个东西：DRAM 是如何从平面走向 3D 堆叠的、FinFET 是如何替代平面晶体管解决漏电问题的、GAA（Gate-All-Around，全环绕栅极）为什么会成为 3nm 以下绕不开的结构，以及未来的 BSPDN（背面供电网络）、CFET（互补 FET）、光互连这些"二次创新"会怎么落地。

这些内容对普通读者来说可能有点硬，但对走在产线上、每天跟良率死磕的人来说，这就是"接下来五年我会用什么工艺、什么设备、什么材料"的提前预告。简而言之，你盯的不是演讲本身，而是演讲里透出的"哪些东西已经被验证、哪些东西还在路线图上"。

2.3 半个世纪这个数字，怎么算的

顺带说一句，"半个世纪"这个提法，从三星半导体事业创建（大概 1970 年代中期）算到 2026 年，大约是 50 年上下。这个时间跨度意味着，三星亲历了整个现代半导体产业的几乎所有关键转折——从 NMOS 到 CMOS，从 4 英寸晶圆到 8 英寸再到 12 英寸，从平面晶体管到 FinFET 再到 GAA，从单纯的 IDM 到代工加存储双轮驱动。能在这个行业活五十年，本身就是一种极其罕见的工程能力。所以这场演讲的价值，不只是信息量，更在于一种"长周期视角"——很多东西短期看是成本和良率的博弈，放到二十年维度看，其实就是结构创新对材料极限的一次次补位。

3. 三星半个世纪的技术路线图：从存储到逻辑的两次跳跃

3.1 1970~1990：存储起家的"笨功夫"

三星半导体真正起步靠的是 DRAM，而且是被市场逼出来的。早期做 DRAM 的过程，放在今天看就是标准的逆向工程加自主迭代：先引进技术，再做消化吸收，然后靠"量产爬坡速度比别人快"杀出重围。到 1980 年代，三星已经能量产 64Kb DRAM，到 1990 年代初期，1Mb、4Mb 再到 16Mb DRAM 的迭代节奏越来越快，基本上每隔两三年就翻一代。

这个过程里最值得提的，不是产品本身，而是积累了完整的前道工艺能力——光刻、蚀刻、薄膜沉积、离子注入、CMP。这些事看起来是"基础工艺"，但恰恰是后来三星能杀进逻辑工艺代工市场的底子。很多新入行的朋友总喜欢追先进节点，但真正该学的是：一条 8 英寸老产线跑顺了，比你用 10 亿美金买一台 EUV 光刻机但是良率做不上去，要值钱得多。

3.2 2000~2010：逻辑工艺与代工梦的开始

进入 2000 年代，三星做的关键决策是从纯存储 IDM 扩展到逻辑代工。这个决策在当年是很冒险的，因为逻辑代工和存储制造是两套思维：存储追求的是单位成本最低、重复性最强，而逻辑代工面对的是"每个客户、每种芯片的 PDK 和物理实现都不一样"。但三星用自己的老本行存储当现金流，硬是把逻辑工艺的研发砸出来了。

到 2005 年前后，三星在 90nm、65nm 逻辑节点上已经做到了可用的水平。但说实话，那个时候三星代工在行业里属于第二梯队，跟台系一线相比还有明显差距。真正让三星在逻辑工艺上翻身的，是 2011 年前的 32nm/28nm 节点——他们果断上了 High-K Metal Gate（高介电常数金属栅极）方案，没有走传统 SiON 栅氧化层的老路。这一步，让三星在 HKMG 的量产经验上领先了半代，也直接催生了后来的 FinFET 突破。

3.3 2010 年代：FinFET，结构换性能的一次豪赌

2010 年代，平面晶体管在 20nm 附近遇到了物理瓶颈——沟道太短，关断漏电压不住。那时业内都在找后平面时代的结构，FinFET 是最被看好的方向之一。三星在 2013 年前后宣布量产首代 FinFET 工艺（14nm），这是整个行业里第一次把 FinFET 真正推向大规模量产。

我在这个时间点前后恰好在做工艺整合相关的工作，对 FinFET 量产初期的印象非常深：工艺窗口极其窄，Fin 的刻蚀形貌稍微偏一点，阈值电压就跑偏；鳍片高度和宽度的均匀性直接决定芯片之间的一致性；还有应力工程——为了让电子和空穴的迁移率提升，SiGe 源漏、应力衬垫这些东西全得跟上。三星能做出来，不是因为某一个单项技术有多牛，而是把刻蚀、沉积、计量、良率分析这整套体系拧到了一起。很多人说 FinFET 是结构创新的胜利，我觉得更是工艺控制和制造纪律的胜利。

3.4 2020 年代：GAA，把晶体管"包"起来的下一代结构

到了 3nm 以下，FinFET 也开始力不从心——Fin 越来越窄、越来越高，漏电和短沟道效应再次抬头。于是行业集体转向 GAA，也就是把栅极材料从"包裹鳍片的三面"变成"包裹整个沟道的四面"。三星这一点上又抢了先，在 2022 年就宣布量产了基于 GAA 的 3nm 工艺，比很多对手早了小一年。

GAA 的量产难点在哪儿？主要是纳米片（Nanosheet）的释放工艺——你要在硅锗牺牲层和硅沟道层之间做高选择比的湿法刻蚀，把中间的 SiGe 完全清掉，但又不能破坏薄薄的 Si 沟道。这一步稍有偏差，纳米片就会塌陷或者残留，直接造成器件失效。三星在演讲里大概率会复盘这个环节，因为这是 GAA 时代最"手术刀"级别的一道工艺。

4. 技术演进背后的物理逻辑：难在哪里，为什么非要变

4.1 晶体结构、掺杂与"电子走的路"

做半导体的，不管你是做工艺还是做设备，首先得理解晶体管工作的物理本质。硅是四面体晶体结构，每个硅原子跟周围四个硅原子形成共价键。通过离子注入或者扩散，把磷（P）掺进去，多出自由电子，就是 N 型；掺硼（B），多出空穴，就是 P 型。NMOS 和 PMOS 配在一起，就是 CMOS。

这句话听起来像课本，但你真到产线上就知道，这里面的工程问题远比课本复杂：注入的能量和剂量不对，结深就偏，阈值电压就漂；退火温度和时间不对，掺杂分布就扩散过头，短沟道效应就压不住。ISSCC 里那些漂亮的 I-V 曲线，背后全是这一层层原子级别的精细控制。所以你看三星的演讲，不要只盯着结构图看，更要理解"电子走的路"——沟道材料、栅介质、源漏接触，这三件事决定了晶体管快不快、漏不漏、稳不稳。

4.2 短沟道效应与量子隧穿：材料极限下的逃逸

为什么说平面晶体管在 20nm 左右到头了？因为沟道长度一短，源漏之间的距离太近，栅极对沟道的静电控制能力下降，就会产生 DIBL（漏致势垒降低）、Vth 漂移、亚阈值摆幅恶化这些问题。FinFET 和 GAA 的本质，就是想尽办法让栅极把沟道"包得更紧"，恢复静电控制。

再往小走，还有个谁都躲不开的事：量子隧穿。栅氧化层如果只有几个原子层厚，电子可以直接"穿"过去，形成栅漏电流。High-K 材料（如 HfO2）的出现，就是为了在物理厚度不减的情况下增大电容。到了 GAA 时代，栅极与沟道的接触面积更大，对界面缺陷密度（Dit）的要求更高，这意味着你连"几个原子层的界面好不好"都得好坏必究。所以，半导体的演进，本质上是人跟物理极限的拉锯——你不能跟物理定律讨价还价，你只能换结构、换材料、换工艺来绕过去。

4.3 功耗墙：为什么能效比频率重要

另一个长期主题是功耗。器件尺寸缩小带来的好处是集成度和速度，但功耗问题越来越突出。特别是移动设备和数据中心，一个要续航，一个要电费。所以 ISSCC 上你会看到大量关于 DVFS（动态电压频率调节）、近阈值计算、电源门控的内容。Kinam Kim 的分享大概率也会强调"能效"而不仅仅是"性能"——三星这几年在低功耗存储、LPDDR、HBM 上下了很大功夫，核心思路就是用更低的电压、更聪明的刷新策略、更精准的温度控制来压低功耗。

这给咱们做设备或者系统的朋友一个启发：你设计的设备不会是"蛮力堆性能"，而是要在功耗和性能之间找一个工程上最优的平衡点。类似地，封测设备里温控单元（chiller）的稳定性、ATE 测试机在高压大电流下的节能设计，本质上都是同一套逻辑。

4.4 碳化硅与功率半导体：三星图谱里的"下一块拼图"

热搜词里出现了"碳化硅 MOS 培训资料"和"半导体安全"，这跟三星近些年的布局其实对得上。三星虽然以存储和逻辑闻名，但在功率半导体上的布局一直没有停止——特别是碳化硅（SiC）和氮化镓（GaN）这种宽禁带材料。SiC MOS 的优势是耐高压、耐高温、开关损耗低，特别适合电动车、光伏逆变器、工业电源这些场景。

做 SiC 和做硅基 CMOS 的思路差别很大：SiC 的衬底生长极慢，位错密度控制难，栅氧化层界面质量一直是痛点；高温离子注入后的激活退火温度在 1600°C 以上，对设备材料本身就是折磨。如果你参加过 SiC 相关的培训，应该知道它的"晶体结构图"、MOS 沟道迁移率问题、以及栅氧可靠性测试有多么让人头疼。站在 2026 年回头看，三星在其他领域积累了那么多薄膜、刻蚀、热处理工艺，转向功率半导体其实是有协同效应的。但这也提醒我们：不要只盯着先进逻辑，功率半导体这个"低调赛道"，在新能源时代同样是一个巨大的蛋糕。

5. 先进封装与设备端：把芯片当城市来规划

5.1 2.5D/3D 封装：异构集成的工程革命

到了 2nm 以下，光靠晶体管微缩带来的性能红利已经越来越薄，行业开始转向"封装即工艺"——也就是通过先进封装把不同制程、不同功能的裸片拼在一起，获得系统级的性能提升。三星的 I-Cube（2.5D）、X-Cube（3D 堆叠）是这方面的代表。

这里面有个生活化的类比：以前的 SoC 就像一套大平层，什么功能都在一个平面上；现在的 2.5D/3D 封装，更像一座立体城市——硅中介层是地面路网（实现片间互连），HBM 是高楼（纵向堆叠的存储），逻辑芯片是核心 CBD。你要考虑的不只是建筑高度，还有交通拥堵问题（信号完整性）、楼层承重（热机械应力）、供水供电（电源网络和散热）。到了先进封装阶段，PKG 工程师的工作量和难度，实际上已经逼近甚至超过了芯片设计本身。

5.2 CMP、ETCH 与前道工艺行话：不懂这些，没法跟产线对话

前道工艺的行话，每个都像一个密语系统：CMP（化学机械平坦化）、ETCH（刻蚀）、PVD/CVD/ALD（沉积）、光刻胶涂布与显影、离子注入、扩散退火、量测、缺陷扫描、良率分析。光是"这片的 WAT 参数怎么样""poly 的 CD 偏了多少"这几句话，就能难倒一堆刚入行的新人。

做设备的朋友尤其要注意：ETCH 工艺的负载效应（loading effect）决定了片内和片间的均匀性；CMP 的抛光液流量和压力曲线直接决定碟形凹陷（dishing）和腐蚀（erosion）；PVD 和 CVD 的薄膜应力如果控制不好，后续光刻的对准都会偏。你去看 ISSCC 上的器件论文，里面报的性能数据，最后都能回溯到这些基础工艺里。我建议新入行的朋友不要嫌前道工艺枯燥，它是你理解器件性能的"根"。

5.3 SECS/GEM 与 EAP：封测设备工程师的日常硬仗

热搜词里有一条特别细的："负责半导体封测设备 secs/gem 协议对接测机、eap 系统的现场实施、部署及日常运维工"。一看就知道，这是一个在封测厂做设备自动化的兄弟或姐妹在搜索工作相关的内容。

SECS/GEM 是半导体设备通信标准（SEMI E4/E5/E37/E30 这一组），说白了就是设备与主机（Host）之间对话的"普通话"。现场实施里最常遇到的坑是这几类：

• 消息格式对不上：同一份 SECS 报文，不同设备厂商的 SML 定义会有细微差别，不仔细看 SEMI E5 里的字节序和数据类型，上来就解析，迟早踩坑。
• 设备端状态模型（State Model）不统一：有的设备把空闲、运行、报警分得很细，有的就"跑起来"和"停着"两态，EAP 流程的触发条件就写不好。
• 报警处理（Alarm）/远程命令（Remote Command）的映射关系：现场调试最耗时间的往往不是业务逻辑，而是"为什么这台设备的 Remote Command 没反应"，查半天发现是设备的 event report link 没配全。

我自己做过的项目里，一台设备的 SECS 调试少则三天，多则两周，大部分时间都花在"边边角角的兼容性"上。所以如果有新入行的朋友问我经验，我会说：先把 SEMI E5/E30 的报文结构吃透，再研究自家的 EAP 框架，最后才是业务逻辑。这个顺序反了，你会被兼容性问题折磨到怀疑人生。

5.4 测试机与量测：93K 代表的 ATE 世界

热搜词里还有"93k 半导体测试机"。93K 是 Advantest 的 V93000 平台，业内俗称"93K"，是 SoC 测试领域非常常见的大型 ATE 测试机。做测试的老人都知道，93K 的强项在于通道数多、频率覆盖广、pattern 深度大，配合 SmarTest 软件，可以同时覆盖数字、模拟、混合信号、RF 等多种测试需求。

但仪器好不等于测试方案好。你以为测试就是把芯片放上去、跑一下 pattern、判 pass/fail？实际做起来会发现，测试成本跟良率、测试时间、并行 site 数直接挂钩。一个 8 site 并测的方案，如果针卡（probe card）做不好，接触电阻一漂，误杀一大堆好片。做测试工程的本质是"在保证质量的前提下，把测试时间压到最短"，这跟做工艺一样，都是成本和质量的平衡艺术。如果将来你有机会跟 93K 这种大型测试机打交道，记得多研究它的 DC 参数测试单元（PMU）和 Scan pattern 的调试方式，这是两个最容易出活也最容易出坑的地方。

6. 材料之外的供应链与企业决策：从拆机到面板对比

6.1 拆一台三星 Note5，能学到什么

热搜词里有个挺有意思的："如何拆三星 note5 手机后盖"。这可能是个刚入行的维修爱好者或者供应链工程师在搜。Note5 是 2015 年的机器，按现在的标准看早已过时，但拆它的价值在于：你能看到当年三星在系统级封装、散热设计、主板堆叠上的水平。Note5 的后盖是玻璃材质，加热温度如果控制不好，很容易把后盖搞裂，但这不是重点——重点是你拆开后会发现，一块主板上集成了 RF、电源管理、应用处理器、存储颗粒、音频编解码器，几乎所有关键器件的封装方式和 PCB 布局设计，都能给你一种"当年旗舰机就该这么干"的直观感受。

拆机的时间成本和学习收益，远比你看那些发布会宣传页高。做硬件逆向或供应链分析的朋友，我建议定期找一个旧旗舰机拆开看看，不是为了修，而是为了建立"封装到系统"的空间直觉。

6.2 京东方 Q11 和三星 M16：屏幕背后的供应链博弈

热搜词里还有个很有意思的对比："京东方 q11 和三星 m16 哪个强"。这其实是 OLED 屏幕供货的热门话题。M16 是三星显示（Samsung Display）的 OLED 材料/器件体系代号，Q11 可以理解为京东方在高端 OLED 上对标的那一套方案。单纯说"哪个强"，没有标准答案，因为面板的最终表现要看驱动电路、色彩调校、发光材料、封装方式等多个维度。

但这个地方有一个产业信号值得注意：国产面板厂在高端 OLED 上的追赶速度非常快，过去三星一家独大的局面已经被逐步改变。对做整机的人而言，屏幕选型不只是看参数表上的峰值亮度和色域，更要看你跟哪家供应商的配合更顺、售后支持更稳。从三星 M16 到京东方 Q11，技术和供应链的演变，本质上是在说：半导体产业和显示产业一样，都是长时间积累加资本密集投入，没有捷径。

6.3 固件、刷机与消费电子的碎片化生态

"三星 p600 刷 lineageos""bifrost 三星固件下载""三星 s26u 运营商软件版本"这些热搜词，其实反映了消费电子生态里一个长期存在的现象：厂商把硬件做出来了，但软件更新周期和维护范围有限，用户只能通过第三方固件延续设备生命。LineageOS 这类开源系统之所以一直有人折腾，就是因为官方停更后，开原社区成了唯一能获得新版 Android 的地方。

做半导体的朋友可能觉得刷机这事儿跟芯片远了一点，但说真的，没有对系统软件的理解，你就很难理解为什么芯片里会有那么多"保留位"、为什么 SoC 里那么多 debug 接口、为什么底层固件会直接影响待机功耗和稳定性。固件和硬件从来都是一体的，只是我们做硬件的经常低估软件的重要性。

7. 站在 2026 年看：下一个五十年的几个关键方向

7.1 从 GAA 到 BSPDN/CFET：微缩还在继续，但重心变了

很多媒体喜欢渲染"摩尔定律已死"，但如果你看 ISSCC 2026 的实际内容，会发现微缩并没有停，只是路径变了。三星正在推进的是 BSPDN（背面供电网络）——把电源线从晶体管上方挪到背面，给正面腾出更多信号布线和晶体管空间。这等于把原来拥挤的地面交通搬到地下，地面不堵了，楼可以盖得更高。

再往后是 CFET——把 NMOS 和 PMOS 垂直堆叠在一起，让标准单元面积进一步缩小。这些结构上的变化，对工艺设备的影响非常大：BSPDN 需要晶圆背面减薄、深硅通孔（TSV）、背面光刻，这等于给设备厂开了一整条新赛道。做设备和材料的朋友，接下来几年值得重点研究背面工艺和异质集成相关的技术方向。

7.2 光互连、玻璃基板与异构集成：下一场军备竞赛

三星在演讲里大概率还会提到一个方向：光互连。芯片之间、甚至芯片内部，用光信号代替电信号，可以大幅降低功耗和延迟。光互连一旦走向规模化，对激光器、调制器、光电探测器、波导材料都会产生巨大的需求。这个领域现在还处在早期，但方向已经非常明确。

另一个值得跟踪的是玻璃基板。传统的有机封装基板在高层数、高密度互连上已经接近极限，玻璃基板在平整度、热膨胀系数匹配、布线精度上都有优势。三星、英特尔都在搞玻璃基板封装。以后做先进封装的工程师，可能要面对的不再是 ABF 载板，而是一整块玻璃"电路板"——这意味着激光钻孔、TGV（玻璃通孔）、金属填充这些工艺都会变成常规操作。

7.3 对从业者来说，怎么从 ISSCC 里挖出真金

看 ISSCC，光看结论没意义，你得会拆解。我的习惯是拿到一篇论文，先看它的 abstract 和 measurement 结果图，然后倒推：这个性能是用什么工艺做的？什么设备能实现？良率是怎么解决的？这个思路对设备、工艺、测试工程师特别有用——因为你不用每一行都懂，你只需要找到跟你专业相关的那 20%，然后往深里挖，就是收获。

另外，多留意 ISSCC 的 short course 和 forum 环节，那里面往往会有很多"上一代产品为什么失败""某条工艺路线为什么被 abandon"的实战复盘。这些经验，比任何教程都值钱。

8. 写在最后：个人体会

这场 ISSCC 2026 的演讲，我看完最强烈的感受，不是三星有多厉害，而是半导体行业这种"几十年如一日地跟材料、跟结构、跟物理极限死磕"的耐心。从 64Kb DRAM 走到 HBM 和 GAA，中间每一次换代，都是一大批工程师在产线上熬出来的。对我个人来说，做半导体这行的乐趣，其实就在于你永远有下一个问题要解决——可能是 SECS 报文里一个校验位的偏差，也可能是一片晶圆上某个 Fin 的形貌偏了 2 纳米。这些问题听起来很小，但每一个的背后，都是一整个系统在等着你拆解。

如果你也在这个行业里，我给你的建议很简单：多看 ISSCC，多下产线，多拆机，多跟不同环节的工程师聊天。半导体是一个极度依赖"系统理解"的行业，你今天看得越宽，明天解决一个具体问题的时候，思路就越广。

这场"半个世纪"演讲，与其说是总结，不如说是一个承诺：半导体创新的下半场，才刚刚开始。而我们这些人，都还在场上。