企业官网建设流程全解析

这个题目拿到手的时候，我先愣了几秒——PLC这个词，在工程圈里太容易认错人了。做自动化的同事看到PLC，脑子里全是梯形图、扫描周期、I/O模块；可这个项目里的PLC是Planar Lightwave Circuit，平面光波导电路。两码事，但缩写撞车。项目全称拆开看：基于PLC级联Mach-Zehnder干涉仪，做O波段、400GHz间隔、平顶响应的梳状滤波器。一句话概括：在石英基平面光波导上，把几个马赫-曾德尔干涉仪串起来，设计出一个通带是平的、每隔400GHz一个通道的光滤波器。适合做光通信无源器件的人、硅光/PLC流片的工程师，以及正在找课题的通信专业研究生参考。

这类器件在数据中心、城域波分系统和激光器波长锁定场景里都有用武之地。选了O波段，是因为1260-1360nm窗口在短距光互连和PON里用得越来越多；选400GHz间隔，对应波长间隔大约2.1-2.5nm，正好容纳高速调制信号的宽带频谱，同时给激光器温度漂移留出余量。下面我把这个项目从指标拆解、参数计算、仿真流程到踩坑记录，完整捋一遍。

1. 先搞清楚这个题目在做什么

1.1 这个PLC不是那个PLC

很多第一次接触这个题目的人，会被“PLC”三个字母带走。工业界说的PLC是Programmable Logic Controller，可编程逻辑控制器，一种工业控制设备，这跟光滤波器八竿子打不着。光学领域的PLC是Planar Lightwave Circuit的缩写，翻译过来是平面光波导电路，指的是一大类基于基片加工的光波导器件制造平台。

这个平台的典型结构是这样的：一片硅或者石英基底上，先长一层折射率较低的二氧化硅下包层，然后做一层折射率稍高的芯层，通过光刻和刻蚀形成波导图形，最后覆盖上包层。光的传输路径完全被限制在这条几微米宽的波导里，因此可以在很小的一块基片上实现干涉、滤波、分路、复用等功能。

PLC平台最常用的材料体系是二氧化硅掺锗（SiO₂-GeO₂），芯包折射率差有两种主流档位：Δ=0.75%的常规型，芯层尺寸约6μm×6μm；Δ=1.5%的高折射率差型，芯层尺寸约4μm×4μm。这个项目里我选用Δ=0.75%的档位，理由是O波段器件需要和标准单模光纤直接耦合，折射率差小意味着模场直径和光纤更匹配，可以大幅降低耦合损耗。虽然弯曲半径需要做得比较大（一般在2mm以上），但梳状滤波器的结构本身对弯曲半径不苛刻，牺牲一点集成度换耦合效率是划算的。

1.2 一个器件要解决什么问题

梳状滤波器，直白说就是一个输出光谱呈“梳齿状”的器件：同一根光纤里有一串不同波长的光信号，梳状滤波器能把这些波长按频率周期性地分成两路，奇数通道走一路、偶数通道走另一路，频率间隔固定。在波分系统里，它可以做波长交错器（Interleaver）的前级，也可以用在多波长激光器阵列里做通道选择或者波长锁定基准。

这个项目要求的“平顶”是关键词。马赫-曾德尔干涉仪天然的响应是余弦型的，也就是通带是圆弧形，顶部尖尖的。但如果光模块里的激光器波长随温度和驱动电流漂移，圆弧形的滤波器响应会让插损随波长剧烈变化。平顶响应对应的是矩形滤波特性，通带中间尽量平坦，边缘陡峭，这样波长漂移几十GHz甚至上百GHz，功率波动都很小。

那么400GHz间隔意味着什么？在O波段中心1310nm附近，400GHz大约对应2.3nm的波长间隔。这不是一个特别窄的间隔，对器件加工精度来说比较友好，但它的1dB带宽利用率要求却不低。如果按传统的正弦响应，单级MZI能做到的1dB带宽只有约15%的通道间隔，换算下来只有60GHz，这对通信系统来说太小了——一个25G或50G的光信号加上必要的波长漂移余量很快就吃满。所以必须通过级联多个MZI来整形。

2. 设计思路：为什么是级联MZI，为什么是O波段

2.1 梳状滤波器的几类实现方案横向对比

做400GHz间隔的梳状滤波器，候选方案不算少，团队内部最开始也摆了几条路：阵列波导光栅（AWG）、微环谐振器、介质薄膜滤波器、级联MZI。每一类都有自己擅长的地方，但结合O波段和400GHz间隔这两个条件，级联MZI的综合优势最明显。

我用一张表把几个方案的特点摆出来：

微环方案在硅光平台很强，但在二氧化硅基的PLC上，弯曲半径大、环做的尺寸大，自由光谱范围难做大，而且要形成平顶需要多环耦合，对工艺容差几乎是灾难级的。AWG做50GHz、100GHz间隔很强，但400GHz这种只有两三个通道的应用，AWG属于“杀鸡用牛刀”，而且插入损耗和整体尺寸都不占优。

级联MZI赢在原理简单、参数维度清晰：通道间隔由两臂的光程差唯一决定，中心波长可以通过热调相位校准，平顶程度可以通过级数和相位偏置调节。这对流片前的仿真、流片后的调试都很友好。

2.2 级联MZI做平顶的物理逻辑

有一个容易踩的认知误区：以为把两个MZI直接串在一起，输出谱就变平了。实际上两个完全相同的MZI串在一起，透射谱是两个余弦函数相乘，峰值处还是尖的，带宽反而更窄。真正实现平顶，靠的是让多个频率响应的“基底”在频域上叠加，用傅里叶级数逼近方波。

这个概念可以类比电学里的傅里叶分解：一个矩形波可以拆成一系列正弦谐波的叠加。光学MZI网络的频率响应也是由一系列余弦基底构成的，级联多级MZI，每一级提供不同延迟和不同耦合权重，就相当于给这些余弦基底配了不同的系数。只要系数配得好，响应就可以逼近矩形——通带平坦，过渡带陡峭。

具体到格型滤波器结构，级联MZI的传递函数可以写成类似数字FIR滤波器的形式，每一级对应一个延迟单元。设计流程就是先定目标矩形响应的傅里叶系数，然后通过逆推把系数换算到每一级MZI的耦合器分光比和相位偏置。这就是为什么做这个项目不能只靠直觉搭电路，必须要有信号处理的理论兜底。

级数也不是越多越好。每加一级MZI，光信号多经过两次分束，插损至少多0.3-0.5dB，而且相位误差的敏感度会上升。实测经验是：从单级到三级，平坦度改善最明显；到五级以后，1dB带宽增益变小，插损和调试难度却直线上升。所以这个项目最终定在三级MZI级联，属于性价比最高的档位。

3. 参数计算：从400GHz到微米级路径差

3.1 先做单位换算

设计着手的第一步，是把400GHz频率间隔换算成波长间隔。很多人觉得用中心波长除以频率就行，实际上在O波段这种宽谱应用里必须考虑频域和波长域的非线性关系，公式是这样的：

Δλ = λ² × Δf / c

按O波段的三个典型波长算一下：

可以看出，同样一个400GHz的频率间隔，在O波段低端对应2.1nm，在高端对应2.5nm，差了约0.35nm。这一点在器件级可能无所谓，但在系统级做通道规划时必须注意：频率网格是等间隔的，波长网格不是。

这里我可以直接贴一段自己用Python做的快速换算脚本，方便你改参数：

import numpy as np c = 299792458.0 # m/s df = 400e9 # Hz lambdas = np.array([1260e-9, 1310e-9, 1360e-9]) # m for lam in lambdas: dlam = lam**2 * df / c * 1e9 print(f"{lam*1e9:.0f} nm: {dlam:.3f} nm")

输出结果就是上面表格里的数据。这个脚本以后换波段、换间隔都能直接复用，建议保存下来。

3.2 自由光谱范围与差分臂长

MZI的透射谱是周期性的，周期就是自由光谱范围（FSR），而FSR由两臂的光程差决定：

FSR = c / (n_g × ΔL)

为了让相邻通道间隔正好是400GHz，FSR必须等于400GHz。这样核心计算就变成了：已知FSR，求两臂波导的物理长度差ΔL。把公式变换一下：

ΔL = c / (n_g × FSR)

其中n_g是波导的群折射率，不是相折射率。群折射率包含了材料色散和波导色散的综合效应，一般要先用模式求解器算出来。PLC平台Δ=0.75%条件下，O波段TE模式的群折射率大约在1.46-1.48之间，具体取决于芯层掺杂比例和波导截面。

取n_g=1.47来算一下：

ΔL = 299792458 / (1.47 × 400×10⁹) ≈ 0.000510 m = 510μm

也就是说，MZI两个干涉臂之间要差出约510μm的波导长度，才能保证FSR正好等于400GHz。如果群折射率实际是1.46，那ΔL约513μm；如果是1.48，那约506μm。这个量级的长度差在版图上实现毫无压力，但要注意一点：510μm的差分臂长在版图上经常用“蛇形弯曲”或“螺旋线”来布局，否则直臂排开会占太大面积。

有一点需要在设计初期就做好准备：ΔL的加工误差对中心波长的影响极大。ΔL偏差1μm，对应波长漂移约2.6nm，几乎是整个通道间隔。所以流片前必须做工艺容差仿真，版图上每级MZI都要预留热调相位校准结构，否则出来没法用。

3.3 平顶化需要多少级

单级MZI的透射响应是余弦平方形状，这个不细算不知道，一细算吓一跳。理想3dB分束器条件下，单级MZI的3dB带宽只有25%的FSR，1dB带宽更可怜，只有大约15%的FSR。换算到400GHz间隔，3dB带宽是100GHz，1dB带宽只有60GHz。直接拿这个去面对实际光模块的波长漂移，是远远不够的。

表中给的是一个经过优化的典型结果。需要特别强调，级联MZI的级数不是一拍脑袋定的，需要配合参数扫描。实际仿真时，我通常把各级的耦合器分光比和相位偏置都放开，用一个多目标优化算法去扫，目标函数里“1dB带宽最大化”和“相邻通道隔离度最大化”同时作为约束。三级结构一般能把1dB带宽推到300GHz以上，隔离度仍然能保持在25dB以上，这是单级完全做不到的。

4. 仿真设计与实操流程

4.1 工具链与波导平台设定

这个项目的仿真链路分三段：模式计算、耦合器设计、系统级电路仿真。我用的是商用的光子设计工具链：Lumerical MODE Solutions算波导模式、RSoft BeamPROP做BPM仿真验证耦合器、Lumerical INTERCONNECT做系统级MZI链路搭建和参数扫描。如果你的环境没有这些商业软件，也可以用开源方案替代：模式计算用MPB或者FEM求解器，系统级用Python封装传输矩阵模型，效果类似，就是效率差一点。

第一步先定材料参数。波导平台设定如下：基底是硅片，下包层二氧化硅厚度15μm，芯层掺锗二氧化硅，截面6μm×6μm，折射率差Δ=0.75%，上包层二氧化硅厚度10μm以上。之所以强调上包层厚度至少10μm，是因为后续要制作热调电极，金属电极离波导太近会引入大的吸收损耗。

在这一步不要图省事直接猜群折射率。O波段在PLC材料体系里色散变化很快，用MODE Solutions扫1260nm到1360nm波长范围，记录每个波长下的有效折射率，再通过neff对波长求导算出群折射率。实测下来，1310nm附近的群折射率落在1.47附近，这跟经验值吻合，但你必须自己算一遍，因为不同流片线的掺杂浓度差异会导致0.01以上的偏差，足以让FSR偏掉3-4GHz。

4.2 单级MZI仿真与参数提取

模式参数拿到后，开始设计耦合器和MZI链路。3dB分束器可以选用多模干涉耦合器（MMI）或者定向耦合器，两者各有特点。定向耦合器设计的自由度大，但加工容差窄；2×2 MMI结构对称，对工艺偏差的容忍度更高，PLC平台上我更推荐MMI。

MMI的设计参数是宽度、长度和过渡锥。以SiO₂-GeO₂平台为例，MMI宽度做20μm左右，用BPM扫描长度，找两臂输出功率都是-3.01dB的工作点。扫描时要盯两个量：分光比要准，多余损耗要低。BPM仿真显示分光比达到50:50时，MMI长度大约落在几百微米量级，具体数值和芯层掺杂浓度有关。

单级MZI的链路里放两个MMI做3dB分束合束，两臂之间设置ΔL=510μm，其中一臂加上热调相位器。INTERCONNECT仿真扫波长，FSR应该在1270nm到1350nm范围内正好观察到约4个完整的梳齿周期，相邻峰值间隔约2.3-2.4nm。同时要检查两个输出端口的谱形是互补的：一个口的透射峰正好在另一个口的透射谷。

这里提一个容易忽略的细节：MZI的FSR必须是在“频率域”验证，而不是在“波长域”肉眼看。用波长域数据直接看，峰值间隔从短波到长波会从2.12nm慢慢变到2.5nm左右，这不是设计错，而是频域周期性在波长域的表现。如果你在波长域里取两个峰等间隔，反而说明FSR在频域是不均匀的，那就出问题了。

4.3 级联优化与容差分析

单级MZI调通了，接下来进入核心环节：三级级联和谱形整形。结构形式是MZI₁ → MZI₂ → MZI₃串联，每级MZI差分臂长相同（保证FSR一致），但每级都带独立的热调相位偏置，各级的MMI分光比也允许微调。

第一轮先把三个MZI的相位偏置全部设成0，仿真出来的谱形如下：峰值处比单级更尖，3dB带宽反而更窄。这是正常的，因为同类结构相乘。第二轮开始放开相位偏置，用参数扫描同时扫三个偏置量，每个从0到2π扫描，步长0.05π。这个三维扫描的计算量不大，INTERCONNECT跑一次几十分钟能完成，但要注意扫描步长不能太粗，0.1π的步长可能错过最优平坦区。

平坦化优化结束后的典型结果：三级级联的1dB带宽从单级的60GHz左右提升到300GHz以上，相邻通道隔离度保持在25dB出头。此时检查群时延曲线，会有轻微但仍可接受的波动，一般不超过几个皮秒。

优化完成后不要急着出图，必须做工艺容差分析。重点看三个维度：ΔL的刻蚀偏差按±0.5μm扫描，MMI分光比按±1%扫描，芯层折射率按±0.02%扫描。蒙特卡洛仿真跑200组随机参数，观察哪些组的1dB带宽跌到250GHz以下。这一步能提前判断需要加多少热调冗余——如果100组里有一半不达标，就得把热调功率容量往上加，同时版图上增加电极长度。

5. 常见坑与排查记录

5.1 消光比上不去

MZI输出互补口的消光比是最直观的性能指标。如果仿真的消光比在30dB以下，先看两个MMI的分光比是否严格50:50。分光比偏一个百分点，消光比能掉到20dB；偏两个百分点，就只有十几dB了。定向耦合器尤其明显，因为它对波导间距和耦合区长度极其敏感，建议换成MMI方案。

如果MMI分光比没问题但消光比还是不够，再看两臂损耗是否对称。弯曲半径、波导粗糙度、侧壁刻蚀角度，任何不对称都会让两臂不满足功率平衡条件，消光比天然受限。这种问题在版图上很难预判，仿真时可以用“一臂加额外0.1dB损耗”来做灵敏度分析，如果在0.1dB损耗下消光比就掉到20dB以下，说明设计余量不足，必须回头优化耦合器的损耗对称性。

5.2 中心波长漂移

流片回来后最常见的现象是FSR是对的，但整个梳状谱的位置整体偏离设计值。这是因为ΔL的刻蚀偏差和折射率误差同时叠加，导致每个通道的中心频率整体偏移。ΔL偏了1μm，中心波长就偏2.6nm，相当于整个梳状谱错开了一个通道，这在实际流片中并不稀奇。

解决手段是版图上每个MZI的两臂都要加热调相位校准结构。热调器的设计有讲究：加热电极越长，单位功率的相位变化越大，但同时热串扰风险也增加。PLC平台下，用几百微米长的Ti加热器，覆盖在MZI其中一臂的波导上方，上下包层做好隔离。实测经验是这类热调器调满一个2π相位通常需要几百毫瓦功耗，如果超过这个量级，说明包层太厚或者加热器离波导太远，得改进工艺设计。

5.3 仿真好但实测变差

这种问题十有八九出在测试耦合上。O波段PLC器件到测试光纤的耦合损耗虽然比硅光好很多，但端面质量和端面反射仍然会干扰光谱响应。端面没抛光或者有微小的垂直切割误差，会在谱形上叠加一个法布里-珀罗干涉的纹波，看起来像平底锅上突然长出一排小锯齿。

做法是在流片设计文件里要求做倾斜端面切割，倾角8度左右，配合折射率匹配液测试，可以显著抑制端面反射造成的周期性纹波。此外实测必须控制温度，MZI的谱形对温度敏感程度取决于包层材料，通常每度温度变化会让中心波长产生几皮米到几十皮米的漂移——在400GHz间隔下这个漂移量看起来不大，但这会给“平顶是否真的平”的判断带来偏差。

5.4 热调相位控制的精度

级联MZI做平顶优化的关键就是每级独立相位偏置要精准命中。仿真给的偏置值是理想相位，但实际热调器有一个“升温-耗散-稳定”的过程，电极电阻随温度变化也会改变加热功率，所以用恒压源驱动是不可靠的，必须用恒流驱，并且最好做四线开尔文连接来实时监测加热电阻。

另一个实操心得：多级热调同时开启时，热串扰不能忽略。三级MZI在基片上的间距如果小于1mm，三个加热器的热场会叠加，导致各级相位偏置互相影响。这时需要在版图上把加热器之间拉开距离，或者做深槽隔热。我有一个土办法检查有没有热串扰：先只开第一级热调，把第一级调到目标偏置；再开第二级时观察第一级的通道是否发生移动，如果有移动就说明串扰超标了，需要重新布局。

5.5 群时延和纹波的另一类隐患

平顶光谱做出来之后，很容易忽略群时延的平坦度。在某些应用里，对滤波器群时延的要求可能比对振幅的要求还高。级联MZI在实现平顶时，过渡带附近往往伴随时延尖峰，通带边缘的时延纹波会恶化信号的色散代价。如果你这个器件后面接的是相干检测或者高速PAM4信号，建议在优化目标里显式加入群时延波动约束，把通带内的时延纹波控制在几个皮秒以内，哪怕稍微牺牲一点矩形系数也值得。

最后再分享一个心得：这个项目看似是从400GHz这个频率值开始，但真正决定了成败的反而是开始时那个群折射率。你拿着n_g=1.47算出来是510μm，我拿着另外一条流片线的n_g=1.44算出来就是522μm，差距足足12μm。而那0.001的群折射率误差对应的波长偏移，在O波段就会让你整个梳状谱错开位置。做这类设计，第一次流片就冲着“不热调直接看谱”去，基本都会失望。任何一家Foundry的工艺偏差，都要求你必须把热调校准结构做足、把容差仿真做完再投板。省掉这一步，省下来的时间都会在等流片和调试的周期里加倍还回去。