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DC-DC开关电路这东西，原理图拉出来十个人画九个长得差不多，真正把板子打回来一测，纹波、EMI、温升、动态响应全都不一样，差别几乎全落在PCB布局上。我做电源相关硬件这些年，见过太多次“原理图评审一次过、PCB一版接一版”的情况，问题不是电路设计错了，而是开关电路里那些纳秒级的电流跳变和电压跳变，根本没给布线留容错空间。这篇小结就围绕DC-DC开关电路PCB布局注意事项展开，从噪声根源、元件摆放、功率回路、反馈走线、过孔散热到问题排查，把我自己踩过的坑和常用的处理手法整理出来。适合正在画第一块DC-DC板子的新手，也适合手里有现成方案但调试总不稳的老手对着自查。

1. 先把问题的根找准：DC-DC布局到底在跟什么较劲

画板之前如果没搞明白自己在防什么，后面所有的“短、粗、近”都是凭感觉抄作业。DC-DC里所有的布局约束，本质上都来自三个物理源头，理解了它们，规则就不用死记。

1.1 三大噪声源头：高di/dt环路、高dv/dt节点、共用地阻抗

高di/dt环路是头号敌人。以最常见的降压电路为例，上管导通、下管关断的那一瞬间，电流从“输入电容供给负载”切换到“电感续流”，这个换流过程发生在几十纳秒内。假如负载2A，上升时间20ns，那di/dt就是100A/µs这个量级。任何寄生电感在这个电流变化率下都会产生电压尖峰，一块普通双层板上1mm走线大约1nH电感，一个10mm²的换流环路差不多10nH，10nH乘以100A/µs，就是1V的尖峰。这1V会直接叠加在开关节点上，变成辐射源，也会通过寄生路径窜进芯片内部。

高dv/dt节点就是开关节点SW。它在一个周期内从0V跳到VIN，再跳回来。以24V输入的系统为例，SW节点的电压变化率能达到几V/ns，这个节点就是一块小天线，铜皮面积越大、离敏感走线越近，耦合越严重。所以SW节点的铜皮要够载流，但绝不能为了好看铺一大片。

共用地阻抗是最隐蔽的。很多人功率地和信号地混着走，觉得“反正最后都连到一处”。问题在于功率地上的电流是脉冲的，脉冲电流流过地平面上的寄生电感，就会在那一段地上产生压差。芯片的GND脚如果在功率电流路径上，芯片内部的参考点就在抖，反馈比较、过流保护、软启动全都会受影响。这三种东西叠加起来，才是“板子不干净”的真正原因。

1.2 同一张原理图，为什么布线不同纹波能差三倍

我做过一个对比测试，同一套24V转5V/3A的方案，用同样型号的MOS、同样的电感和输出电容，只改PCB布局：

差别最大的地方不是电容容值，是环路面积。方案A到方案C，容值完全一样，纹波差了三倍多，SW尖峰多了16V。这16V就是寄生电感乘上di/dt的产物，它会抬高MOS的电压应力，长期运行会加速器件老化，还会通过空间耦合污染周边的ADC采样和晶振。所以布局不是“锦上添花”，它直接决定这块电源能不能用、能用多久。

2. 动手铺铜之前：原理图分块与元件选型确认

很多布局问题其实是选型和规划阶段埋下的，板子画到一半才发现电容放不下、驱动电阻没地方搁，只能妥协。我在动手前通常会做三件事。

2.1 按功率回路、驱动回路、反馈回路切三刀

拿到原理图先不要急着摆件，用不同颜色把网络分三类标注出来：

• 功率回路：输入电容正极→上管Drain→上管Source→下管Drain→下管Source→地→输入电容负极，加上电感、输出电容构成的续流路径。这部分要求环路面积最小、铜皮最宽。
• 驱动回路：芯片驱动输出→栅极电阻→MOS栅极→MOS源极→驱动地回流。这部分要求走线短、回路闭合面积小，因为栅极充放电电流峰值也不小。
• 反馈与控制回路：FB分压、补偿网络、软启动电容、频率设置电阻、使能脚。这部分电流几乎为零，但最怕被干扰，要求远离SW节点和电感。

这三类网络的布局策略是互相冲突的：功率回路要摊开散热、要宽铜皮，反馈回路要收拢、要远离噪声。先把它们分开，冲突的地方才知道该让谁让步。

2.2 输入输出电容的选型与自谐振点核算

布局之前必须清楚自己用的电容在开关频率下还是不是“电容”。陶瓷电容有等效串联电感ESL，超过自谐振频率后它就变成电感了，不仅不滤波，还会跟电路里的寄生电感一起振荡。自谐振频率可以用下面这个式子估：

import math def srf(L_esl_nH, C_uF): # 返回自谐振频率，单位 MHz L = L_esl_nH * 1e-9 C = C_uF * 1e-6 f = 1 / (2 * math.pi * math.sqrt(L * C)) return f / 1e6 # 常见 10uF 0805 X5R 的等效串联电感约 1.2nH print(srf(1.2, 10)) # 约 1.45 MHz # 100nF 0402 的 ESL 约 0.6nH print(srf(0.6, 0.1)) # 约 20.5 MHz

算完就明白为什么开关电源输入端要“大电容+小电容”并联：10µF的电容在1.45MHz以上就失去容性了，如果你的开关频率是500kHz，它还能用；但如果开关频率跑到1MHz以上，就得靠100nF甚至10nF的电容去补高频段。布局上，小容值电容必须离MOS最近，大容值可以稍远一点，顺序放反了高频滤波就白做。

提示：选输入电容时优先看ESL而不是只看容值，同样10µF，0402封装的自谐振点比1206高出一大截，代价是耐压和容值受限，需要按实际电压挑。

2.3 图纸阶段的布局优先级排序

我习惯在PCB上先画一个“禁区”草图，按顺序占位：

1. 输入电容和上下管组成的换流环，锁死在最小区域内；
2. 电感紧贴上下管的输出侧，朝向远离输入的方向；
3. 芯片放在功率回路旁边，但FB脚、补偿脚要背离SW节点；
4. 输出电容紧贴电感输出端，别拉出去老远；
5. 反馈分压电阻放在输出电容之后、靠近芯片FB脚的位置。

这个顺序的核心逻辑是：越靠近噪声源、电流越大的元件，位置越没有商量余地；越敏感、电流越小的元件，位置可以灵活但要避开噪声。反过来先摆芯片、再塞电容，基本都会翻车。

3. 功率回路布局实战：把高di/dt环路摁到最小

功率回路的布局是DC-DC PCB的核心，其他都可以商量，这一块没得商量。

3.1 输入电容、上下管、地形成的最小环路怎么摆

降压电路的换流环路只有两个状态：上管导通时，电流从输入电容经过上管流向电感；上管关断时，电流从地经过下管流向电感。真正需要最小化的是“输入电容正极到上管到地、再从地回到输入电容负极”这一圈。做法很直接：

• 输入电容的高频小容值那颗，正极跟上下管的Drain尽量在同一铜皮，负极跟下管Source的地脚用最短路径连；
• 上下管并排紧贴，Drain共用一小块铜，Source各自就近下地；
• 这个环路里不要插入任何过孔，除非必须换层，换层时至少打三个过孔并联。

我通常把这一块铜皮宽度按载流加余量来定。3A电流，1oz铜，外层走线每毫米宽度大约能过1A不到，考虑温升和脉冲，我会给到4mm以上，或者干脆用铜皮而不是细走线。粗一点没坏处，唯一代价是SW节点的铜皮面积会变大，所以这里有个取舍：环路内的铜皮要宽，但不能向外延伸成大片散热铜，宽是给电流的，大是给天线的。

3.2 功率地与信号地：单点连接的具体做法

功率地和信号地的处理有两派做法，我倾向于单点连接，因为它在双层板和四层板上都好实现，也容易检查。

具体做法是：芯片的PGND脚、输入输出电容的负极、下管Source、芯片底部散热焊盘，这些属于功率地，用一块相对完整的铜皮连起来；芯片的AGND脚、FB分压的下端、补偿网络地、软启动电容地，属于信号地，用另一小块铜连起来；两块铜之间只留一个连接点，通常选在芯片的AGND脚附近，宽度控制在1~2mm，长度尽量短。

注意：不要用一根细线把两个地拉很长距离，那样连接点本身也成了高阻抗路径，等于没单点。真正有效的单点连接是两块铜皮在芯片脚下靠得很近，只留一处窄桥。

还有一个常见误区：为了“地更完整”，在功率地铜皮上打满过孔连到背面地平面。这在换流回路附近是帮倒忙的，因为过孔电感会让脉冲电流分流到地平面，扩大噪声回路。正确做法是功率地的过孔放在换流环之外，比如输出电容负极附近。

3.3 自举电容与栅极驱动回路就近布置

自举电容是很多人忽略的小元件，但它承载的是上管的栅极充电电流，峰值能到安培级。它必须紧贴芯片的BST脚和SW脚，走线越短越好，中间不要加过孔，也不要跟别的信号并排走很长。

栅极驱动走线同样如此。以IRF540这类MOS为例，它的栅极电荷Qg在60nC左右，如果希望在20ns内开通，需要的平均驱动电流是3A，峰值更高。这条路径上的寄生电感会拖慢开关速度、增加开关损耗，还可能引起栅极振荡。我的做法：

• 栅极电阻紧贴MOS栅极，别放在芯片端；
• 驱动走线宽度至少0.3mm，能走10mil以上更好；
• 驱动走线和它的回流路径（MOS的Source到芯片驱动地）要贴着走，形成最小环路；
• 驱动走线绝对不要从SW节点铜皮上方跨过去。

3.4 开关节点SW的处理与电感摆放

SW节点是噪声源，处理原则是“够用就好，不外扩”。铜皮宽度按电流定，多余的部分全部削掉。如果芯片的SW脚和电感之间距离长，宁可把电感移近，也不要靠加宽铜皮去降阻抗。

电感的摆放方向也有讲究。带屏蔽的电感辐射小，但它的两个焊盘一个是SW，一个是输出，SW那一侧要朝向芯片，输出那一侧要朝向输出电容，这样SW的高dv/dt区域被尽可能压缩在芯片附近。如果电感横过来放，让SW焊盘朝向板边或者朝向反馈走线，那耦合问题就来了。

还有一点容易被忽略：不要在SW节点下方或附近铺敏感的模拟信号。多层板里，SW节点正下方的内层最好留给完整的地，不要走任何信号，尤其是晶振、ADC参考、运放输入这类高阻抗节点。热词里提到的“ADC/DAC电路设计规避时钟抖动与电源噪声”其实和DC-DC布局是同一个问题：DC-DC的开关噪声通过地和空间耦合进时钟和参考源，抖动就上去了，采样精度就下来了。所以DC-DC和晶振、ADC在版图上的隔离，应该在规划阶段就定好位置。

4. 反馈与敏感信号的走线：让芯片听到真话

功率回路决定电源能否稳定工作，反馈走线决定它的输出电压准不准、动态响应好不好。这一块的错误往往不表现为“完全不工作”，而是“输出偏高偏低”“负载一跳就振”。

4.1 FB取样点与分压电阻位置

反馈电压必须从输出电容之后取样，而不是从电感输出端或者SW之后的铜皮上随便取。原因是电感输出到输出电容之间那段铜皮上有开关纹波电流，取样点放在那里，FB上就叠了纹波。

具体做法：分压电阻的上端走一根细线，从输出电容的焊盘边缘引出，走线远离电感和SW节点，尽量走内层或者在背面走，回到芯片FB脚。分压电阻的下端接信号地，不要接功率地。电阻本身放在芯片FB脚附近，而不是放在输出端，原因是FB脚是高阻输入，走线长了容易拾取噪声。

4.2 补偿网络、软启动、频率设置脚的避噪处理

这几个引脚都是芯片内部误差放大器或振荡器的外接端，阻抗高、信号弱，属于重点保护对象：

• 补偿网络的电容电阻紧贴芯片对应引脚，走线短而粗，包围面积小；
• 软启动电容同理，它被噪声干扰会导致启动波形异常，甚至启动失败；
• 频率设置电阻走线不要跟驱动走线平行，也不要绕到电感附近；
• 如果芯片有外部同步脚，同步信号走线要远离SW和电感，最好用地线包起来。

提示：这几个脚下方的最好有完整地平面做参考，实在做不到，至少保证它们不跨过任何分割地或者功率地铜皮。

4.3 与晶振、ADC/DAC参考源的隔离

一块板子上如果有DC-DC又有晶振、ADC、DAC，位置规划就很重要。我的经验是：DC-DC的功率区、电感区集中在板子一侧，晶振和模拟部分放在另一侧，中间用地铜皮或者开槽隔开。晶振的布局本身也有讲究，负载电容紧贴晶振引脚，走线短、包围面积小，晶振下方最好挖空或只留完整地，不要走任何数字信号，更不要走DC-DC的SW网络。

如果空间实在紧张，至少保证三件事：DC-DC的电感不挨着晶振；DC-DC的输入输出电容回路不在晶振下方；模拟地和功率地单点连接，且连接点远离晶振。这几条做到了，耦合能压下去一大截。

5. 过孔、铜皮与散热：别在小地方翻车

布局定了之后，过孔和铜皮的处理决定了这块板子能不能长期稳定跑。

5.1 过孔数量与载流的估算

过孔不是随便打的，一个0.3mm孔径、1.6mm板厚的普通过孔，载流能力大约0.5~1A，具体跟铜厚、孔壁镀层有关。更要紧的是过孔电感，一个过孔大约1~2nH，在换流回路里，多一个过孔就多一份尖峰。

功率路径上我一般按“至少3个过孔并联”起步，大电流路径打6~8个，并且让它们分散在铜皮上，而不是挤在一处。散热焊盘下的过孔要小孔径、多数量，还要注意孔口不能把焊盘上的锡吸走，所以通常做塞孔或者半塞处理。

5.2 散热焊盘与开窗

芯片底部散热焊盘是主要的散热通道，必须连到一块足够大的铜皮，再通过过孔散到背面。这块铜皮不能太小，太小热阻下不来，芯片结温会飙。但也不能无脑铺大，铺到SW节点附近就变成噪声天线了。

我的做法是：散热铜皮向远离SW的方向延伸，形状做成“从芯片向外展开”的喇叭口，面积按功耗估算。比如一颗效率90%、输出3A/5V的芯片，输出15W，损耗大约1.7W，其中大部分在芯片和MOS上。1.7W靠贴片铜皮散热，至少需要几十到上百平方毫米的铜皮，具体还要看风道和环境温度。

输出电感和MOS如果需要开窗加锡，开窗区域要避开反馈走线和信号地，锡堆在功率区没问题，堆到反馈区就是自找麻烦。

5.3 多层板的地平面规划

四层板是DC-DC最常见的配置，典型叠层是：顶层信号+功率、第二层完整地、第三层电源或信号、底层功率+信号。关键点是第二层地必须完整，尤其是在功率回路和反馈走线下方。如果第二层被分割，回流路径被迫绕行，环路面积变大，噪声和EMI都会恶化。

如果做成双层板，没法有完整地平面，那就更要靠铜皮布局来补：功率区和信号区分开铺铜，反馈走线在底层走，走线两侧用地线包起来，换流回路尽量在顶层闭合，少用过孔。双层板的DC-DC能做稳，但布局上的余地小很多，我一般建议关键项目还是上四层。

6. 常见问题与排查实录

前面讲的是怎么画对，这一节讲的是画完了不干净怎么查。

6.1 纹波超标、EMI不过的排查顺序

碰到纹波大或者EMI超标，我按这个顺序查：

1. 先用示波器配合短地线弹簧测SW节点波形，看尖峰多高、有没有振铃。尖峰高说明换流回路寄生电感大，回去看输入电容位置和环路面积。
2. 测输入电容两端的电压纹波，如果输入端本身就很脏，输出肯定干净不了。
3. 换一颗ESL更小的输入电容直接对比，如果纹波明显下降，说明高频滤波不够。
4. 检查反馈取样点和走线，用示波器看FB脚波形，如果FB上能看到开关频率的纹波，说明取样点或走线有问题。
5. 用近场探头扫板子，找出辐射最强的区域，通常是SW节点和电感周围，针对性缩小铜皮、加屏蔽、调整位置。

注意：测量纹波一定要用短地弹簧或者同轴探头，用普通鳄鱼夹地线测出来的“纹波”多半是测量回路自己引入的，容易误判。

6.2 轻载不稳、启动打嗝的处理

轻载不稳、启动打嗝这类问题，一部分是环路参数问题，一部分是布局噪声造成的误触发。排查时可以这样区分：把开关频率调低、把负载固定在一个点，如果现象消失，多半是环路或布局噪声；如果换了布局就消失，那就是噪声耦合。

常见的布局原因包括：过流检测脚走线太靠近SW，导致误检测；软启动电容被干扰，启动时序异常；反馈地被功率电流污染，芯片以为输出过压。对应的处理是：过流检测走线用地线包起来，远离功率路径；软启动电容紧贴引脚；反馈地单独走一小块信号地。热词里提到的“三极管开关电路”“PMOS管开关电路”在低速、小电流场合确实常见，但同样是开关，PMOS高边驱动在24V系统里对栅极回路和地噪声更敏感，布局上的要求只会更严，不会更松。

6.3 常见问题速查表

最后分享一个我自己一直在用的小习惯：板子画完，不要马上发出去，把功率回路那一圈用高亮标记出来，站在屏幕前盯十秒钟，问自己一句“这个圈还能不能再小一点”。十次里有八次都能再削掉一点铜皮、挪近一点电容。这一步花十秒，往往能省掉一轮打样和两周的调试时间。另外，如果项目里有晶振和ADC/DAC，务必在布线之前就把DC-DC的位置和它们的距离定死，等布完线再挪，代价通常是要重画。