企业官网建设流程全解析

第一次调MIPI屏的时候，说实话我也吃过“只盯高速信号”的亏。对着差分探头看了半天HS眼图，幅值对、上升沿也对，屏幕却死活不亮。后来一位老工程师点了一句：你回头看看进入HS之前那段LP状态。这才把思路拉回正轨。MIPI接口里的LP（Low Power）模式，承担着链路握手、命令传输这些“低语”的活，而接收端负责识别这些电平状态的就是LP-RX。这块做不好，HS眼图再漂亮也白搭。今天这篇我就把MIPI LP接收这条链路从原理到工程讲透，覆盖D-PHY状态机、FPGA实现、RK3588上适配MIPI屏的排障，以及PCB布局对LP-RX的影响。不管你是刚接手MIPI DSI屏调试，还是要给嵌入式主控配MIPI摄像头，顺着下面的思路走，比拿到板子就瞎抓信号有效得多。

1. LP-RX在MIPI链路里的真实角色：它比HS更容易决定成败

1.1 一条差分线两副面孔：HS负责速度，LP负责“秩序”

MIPI D-PHY物理层里，每条lane都是一对差分线，通常叫Dp/Dn。这对线有两种工作模式：HS（High Speed）模式和LP（Low Power）模式。HS模式是差分高速传输，数据速率动辄几百Mbps到Gbps级，屏幕上的像素流、摄像头传回图像数据，全靠HS模式搬运。而LP模式是单端低摆幅信号，速率低但承载的是链路握手、状态切换、命令包这类“控制面”信息。两条模式在一对线上分时复用，切换时机由发送端和接收端共同维护。

很多人习惯拿LVDS来类比MIPI，觉得“都是差分对传数据”。这个类比有道理，但容易忽略一个关键差异：LVDS没有LP模式，上电就是固定差分信号，链路关系是“硬绑定的”。MIPI不一样，它的链路更像一个对讲机，双方先要用LP状态“喊话”确认信道，才能切到高速模式传数据。这个“喊话”的接收端，就是LP-RX。

DVP摄像头接口则更古老，并行数据线加行场同步和像素时钟，电平高、线数多，没有协商概念。MIPI能把线数压到那么少，正是因为LP状态在单对线上完成了时序协商，把“秩序”装进了物理层。理解这一点，就不会再把LP-RX当成一个可有可无的低速附属模块了。

1.2 LP-RX接收器是怎么工作的：比较器、阈值与回滞

LP-RX在芯片内部本质上是一组单端接收比较器，负责把Dp、Dn各自对地的电压翻译成逻辑0或1。它和HS差分接收器共用引脚，但工作时段完全不同：HS接收器在高速传输期间使能，LP-RX则在全时段都提着精神，尤其是在总线空闲、准备、握手这些节点上。

既然是电压比较，就必须有明确的判定门限。MIPI D-PHY规范里对LP-RX定义了高电平输入阈值VIH和低电平输入阈值VIL，常见量级在0.3倍的IO电源电压到0.55倍之间。低于VIL判为0，高于VIH判为1，落在中间区域属于不确定区间，接收端不应做出状态翻转。除此之外，LP-RX还要求有一定的回滞（hysteresis）。回滞的意思是：当前输入是高电平时，下降判0需要降到更低的点；当前输入是低电平时，上升判1需要升到更高的点。这个特性用来防止噪声在阈值附近反复触发，导致接收端状态机乱跳。

这个设计思路跟按键消抖很像，但发生在模拟域。实际调试中，如果你在主控的PHY数据手册里看到LP-RX VIH/VIL参数，别只抄进笔记就完事，要留意它和你的IO电平是否匹配。我就见过一块板子用3.3V电平的电阻分压给1.2V MIPI PHY输入，结果高电平勉强够、低电平超了VIL，整条链路处于“判什么都模棱两可”的状态。

1.3 实测下来：大多数“不亮屏”都卡在LP准备阶段

“上电黑屏”是最常见的MIPI屏故障，排查的人往往上来就抓HS时钟和数据，眼图看了一下午没结论。实际上，主控上电后并不会直接进入HS，而是要先发送一串LP状态组合，通知屏幕驱动IC“准备接收高速数据”。这个阶段如果LP-RX没正确识别，驱动IC永远不会把接收链路切到HS，表现为黑屏或者偶尔亮一下就断。

有一个案例我记得很清楚：某款7寸MIPI屏，常温下十次开机有三次黑屏，黑屏时背光是亮的，屏幕内容完全没有。抓HS差分信号，波形正常；但用单端探头对着Dp/Dn量，发现黑屏场景下进入HS前少了一段LP-01状态。根因是屏端驱动IC的LP-RX阈值裕量不足，加上主控端LP驱动能力偏弱，在个别批次屏上就翻车。后来在设备树里调整了LP驱动强度和转换时间，问题才稳定。

所以我的经验顺序很明确：先验证LP状态链，再去看HS。示波器探头接法也有讲究——LP信号是单端对地，量Dp和Dn各自对地电平，而不是量差分；触发电平设在LP高电平一半左右，抓进入HS前的完整状态序列。这一步能把故障范围从“整个MIPI链路”缩小到“物理层握手”，排障效率完全不一样。

2. D-PHY LP状态机拆解：接收端必须认得这四个电平组合

2.1 LP-00、LP-01、LP-10、LP-11的协议含义

LP模式下，Dp、Dn两根线各自只有高、低两种电平，组合起来就是四个状态。接收端的LP-RX必须能连续识别这四个状态，并上报给控制器状态机。这是D-PHY通信的基础词汇表，具体含义如下：

这套状态的判定是纯电平的，不看边沿、不看时序。只要Dp高且Dn高，就是LP-11；只要两根线都被拉低，就是LP-00。发送端在切换状态时，往往先动一根线，再动另一根线，因此中间会短暂经过LP-01或LP-10，这恰好是接收端时序计算的起点。

这里有一个容易被新手忽略的点：LP-RX判定的是“电平状态”，但MIPI控制器内部关心的是“状态转换序列”。比如从LP-11切到LP-00，正确路径是先使Dn变低变成LP-01，再把Dp拉低变成LP-00；如果发送端驱动顺序反了，先拉低Dp再拉低Dn，接收端看到的是LP-10到LP-00，状态机就会判定为异常进入。这种问题在硬件上很难查，因为示波器单看波形看不出“谁先谁后”，必须结合DSI协议解码器看状态转换图。

2.2 从LP-11到HS的完整握手：接收端要掐准这些时间门控

一次正常的HS传输不是“说进就进”的，它有一条严格的状态序列：LP-11，然后LP-01，接着LP-00，再切到HS差分的HS-0/HS-1。LP-00保持的时间就是T-HS-PREPARE，大概在几十纳秒量级，具体数值取决于D-PHY版本和数据速率等级。随后进入HS-0，发送端把差分电压驱动起来，接收端收到稳定差分信号后才开始采样数据。

LP-RX在这个序列中要做的，不只是“看到状态变了”，还要计时验证每个状态的持续时间。比如T-LPX参数，是LP-00或LP状态的最小保持时间，典型值在50ns量级。如果发送端某一状态停留时间过短，接收端判定本次转换无效，直接放弃这次传输，回到LP-11等待下一次发起。这个机制类似网络协议里的最小帧间隔，是防止瞬时毛刺被当作有效状态的安全措施。

实际调试中，主控和屏幕驱动IC各自的T-LPX设置通常都在规格书里给出，一般能兼容。但当链路速率跑得很高、温度变化大时，时序裕量会被压缩。我调试过一个项目，常温下T-LPX裕量只剩10ns，低温下直接触发接收端超时，屏幕开机后周期性闪断。后来把D-PHY速率从每lane 1Gbps降到800Mbps，并把PHY的LP驱动强度调大一档，问题消失。所以遇到MIPI链路不稳定，先别怀疑芯片坏了，把状态切换的时间参数一个一个核对，往往能找到元凶。

2.3 时钟通道与数据通道的LP-RX差异

D-PHY的时钟lane也有Dp/Dn，同样具备LP模式，但与数据lane有一个明显差异：时钟lane在HS传输期间是连续翻转的，没有间隙；数据lane则是按包交替传输，包之间有LP状态插入。因为这种区别，时钟lane的LP-RX在链路启动阶段的任务更重——它必须先通过LP状态确认，然后稳定输出连续时钟，数据lane才能据此采样。

从接收端角度看，时钟lane的LP-RX检测到的状态转换，往往用作整个PHY的同步基准。如果时钟lane的LP-11没有被正确识别，后续所有数据lane的HS传输都不会发起。这大概解释了为什么有些故障现象很“诡异”：屏幕偶尔亮一半，数据lane波形全对，最后查到是时钟lane进入HS前少了一个微小的状态脉冲。

另外，CSI和DSI在这点上行为一致，只是数据内容不同。摄像头场景下，帧同步信息由帧起始/结束代码表达，这些代码在HS包内传输，但整个帧的启动同样依赖LP状态链。

2.4 LP-RX测试模式与一致性验证

MIPI D-PHY规范里定义了LP-RX测试模式，用于产测和一致性验证阶段。简单说，测试设备会给接收端施加特定电平组合，验证LP-RX能否在VIH/VIL门限内正确判定状态。这就像对芯片做“边界值测试”，把高电平调到刚好过阈值、低电平调到刚好低于阈值，确认接收端不出错。

对一般嵌入式项目，我们接触不到这么底层的测试，但理解这套机制有助于排障。比如你在做MIPI屏量产的时候，偶发“同一批屏部分不亮”的问题，很可能就是屏端LP-RX门限一致性分布造成的。这时候可以做一个小实验：用可调电源给屏的IO供电，从1.2V慢慢往1.05V降，同时反复开机，看在哪个电压点开始出现黑屏。这个“临界电压”如果离正常工作电压很近，说明屏端LP-RX裕量风险很高，量产时就要注意批次筛选。

3. FPGA实现MIPI时，LP-RX逻辑该怎么落地

3.1 三种路线：硬核、软核、IO直连

FPGA里做MIPI接收或发送，大致有三条路。第一条是厂商集成的硬核，例如Xilinx的部分MIPI DSI/CSI IP方案，还有国产FPGA厂商紫光同创、高云等提供的MIPI相关IP，物理层PHY和协议层逻辑都帮你包好了，LP-RX的模拟比较器也在芯片内部，软件侧只需要配置寄存器。这条路最省心，但IP授权费用和灵活性是门槛。

第二条是软核方案，使用第三方提供的D-PHY IP，把模拟PHY和数字控制逻辑整合为一个IP核挂在FPGA内部。这种方式的好处是标准化程度高、预验证过，坏处是遇到像素接口特殊、lane数配置不合适的场景，IP可定制性有限。LP-RX这里通常已经封装好，开发者很少需要干预。

第三条是纯逻辑+外部PHY方案，FPGA只负责数字部分，物理层用外接的MIPI PHY芯片或分立电路实现，LP-RX也由外部器件完成。这条路适合想完全掌控协议的场景，但工作量陡增。还有一种变体是把LP检测用FPGA自带的普通IO来做，HS差分用一个模拟开关或LVDS缓冲器接进来，LP电平直接进GPIO。这样做的优势是省PHY芯片，但风险在于普通GPIO的电气特性未必能满足LP阈值和回滞要求。

3.2 一段可以借鉴的LP状态检测逻辑

如果走IO直连路线，LP-RX就得自己在FPGA里写。核心逻辑是采样、同步、去抖、状态识别四步。下面这段Verilog代码是思路范例，不是完整D-PHY实现，但状态检测这一段可以直接抄去用：

// LP状态检测模块：对Dp/Dn同步采样并输出当前LP状态 module lp_rx_detect ( input wire clk, // 采样时钟，建议至少200MHz input wire dp_in, // Dp引脚单端输入 input wire dn_in, // Dn引脚单端输入 output reg [1:0] lp_state // 2bit状态：00=LP-00, 01=LP-01, 10=LP-10, 11=LP-11 ); reg dp_sync1, dp_sync2; reg dn_sync1, dn_sync2; // 两级寄存器同步，消除跨时钟域带来的亚稳态 always @(posedge clk) begin dp_sync1 <= dp_in; dp_sync2 <= dp_sync1; dn_sync1 <= dn_in; dn_sync2 <= dn_sync1; end // 去抖：连续4拍电平一致才确认状态有效 reg [3:0] dp_stable, dn_stable; wire dp_valid = (dp_stable == 4'b1111) || (dp_stable == 4'b0000); wire dn_valid = (dn_stable == 4'b1111) || (dn_stable == 4'b0000); always @(posedge clk) begin dp_stable <= dp_stable << 1; dn_stable <= dn_stable << 1; if (dp_sync2) dp_stable[0] <= 1'b1; else dp_stable[0] <= 1'b0; if (dn_sync2) dn_stable[0] <= 1'b1; else dn_stable[0] <= 1'b0; end // 状态输出：两边都有效才更新当前LP状态 always @(posedge clk) begin if (dp_valid && dn_valid) begin lp_state <= {dp_sync2, dn_sync2}; end end endmodule

这里有几个工程细节值得展开。第一，采样时钟至少200MHz，也就是5ns一个采样点，才能分辨50ns量级的LP状态持续时间；如果采样时钟太低，短的LP-00会被漏掉。第二，两级同步寄存器是必须的，因为Dp/Dn相对FPGA内部时钟是异步信号，不处理亚稳态，状态机可能在临界时刻判错。第三，去抖深度要适中，我习惯用4拍，也就是20ns的连续稳定窗口，既能滤掉短毛刺，又不会把真正的LP状态也滤掉。

实际项目里，这套逻辑后面还要接一个状态转换的时序判断模块，用于测量每个状态的持续时间，并和T-LPX等参数比较。如果在仿真里发现状态转换毛刺，先别急着加更多去抖级数，回头查一下PCB上LP走线是不是和HS差分线挨得太近、存在串扰，这才是根源。

3.3 国产FPGA上的电平标准与上下拉坑

这两年国产FPGA在嵌入式工业设备里用得越来越多，紫光同创Logos系列、高云GW系列都有不错的IO资源。但用它们做MIPI LP检测，有几个坑特别容易踩。

第一个坑是IO电平标准。LP模式虽然是低摆幅，但很多屏和摄像头PHY的LP高电平就是1.2V到1.8V之间，FPGA IO如果配置成LVCMOS33，高电平判定阈值太高，会识别不到。正确做法是把相关IO配置为LVCMOS18甚至LVCMOS12，并确认该bank的VCCO供电与MIPI侧匹配。这里特别提醒：同一bank所有IO共用VCCO，如果你把MIPI信号和一个3.3V外设放在同一个bank，电平标准就冲突了，必须物理分区。

第二个坑是默认上下拉。FPGA IO在配置前或配置后瞬间，默认状态可能是带上拉或下拉的。如果Dp/Dn被默认上拉，那么上电瞬间总线看起来是LP-11“空闲”，接收端可能误以为链路就绪，进而跳过正常初始化；如果默认下拉，总线永远不满足LP-11条件，主控会一直等不到空闲状态而超时。我调试过一个方案，FPGA上电后MIPI链路完全起不来，最后发现是IO默认下拉把LP-11“吃掉”了，在约束文件里加上pullup保持语句才解决。

第三个坑和PLL有关。LP检测逻辑的采样时钟如果来自FPGA内部PLL，而PLL上电锁定需要时间，那么在锁定完成前，采样时钟频率不稳定，LP状态检测会出不可预期的结果。解决方法是等PLL lock信号有效后再使能LP检测状态机，或者用全局时钟网络做一级同步。这个细节在仿真里体现不出来，只有在板级调试时会“偶尔抽风”，特点很隐蔽。

4. RK3588适配MIPI屏的排障链路：从设备树到横向花屏

4.1 ST7701S屏的适配流程：初始化命令为什么必须走LP

RK3588跑Linux适配MIPI屏是当前嵌入式开发的高频场景，常见的驱动IC如ST7701S、JD9365之类，适配流程大同小异。设备树里要配好DSI节点、panel节点、reset GPIO、背光GPIO，以及最重要的timing参数：HSA、HBP、HACT、VSA、VBP、VACT这些像素时序。kernel起来后，panel驱动通过DSI命令模式给屏幕发送一串初始化寄存器序列，屏幕才进入可显示状态。

关键在于：这串初始化命令，在物理层就是通过LP状态传输的。DSI的命令模式与视频模式不同，命令模式下的包可以在LP状态或HS状态下发送，屏幕初始化阶段往往速率低，主控选择直接用LP发送。也就是说，从主控到屏IC之间，发送的每一个寄存器地址、每一个数据字节，都体现为一系列LP-00、LP-01、LP-10、LP-11状态跳变。LP-RX一旦有问题，初始化命令就传不到屏幕内部寄存器，屏幕自然永远不亮。

所以调ST7701S这类屏，我第一件事是确认初始化序列有没有完整送达。方法是在Linux下打开DSI相关日志，例如抓dmesg看mipi-dsi驱动是否报timeout或NACK错误。DSI协议里，接收端收到命令后会返回ACK或错误报告，这个回应也是通过LP状态里的BTA（总线翻转）机制完成的。如果日志里出现“dsi wait for video mode”或“lane error”字样，基本可以确定问题出在LP链路。此时用示波器抓初始化阶段Dp/Dn的单端波形，对照初始化序列前几帧的LP状态，就能确认主控有没有发出去、屏有没有应答。

4.2 横向花屏的排查顺序：先查LP同步包，再查帧参数

MIPI液晶屏“横向花屏”是让人头大的问题之一，现象是图像出现水平错位、多条横带，或者画面撕裂成几段。很多工程师第一反应是调像素时钟、调HBP/HFP，但改来改去发现没用。我的排查顺序是先确认同步信息格式是否一致，再动帧参数。

DSI视频模式有两种同步方式：sync events和sync pulses。sync events模式下，帧起始、帧结束、行同步信息通过独立的短包类型发送；sync pulses模式下，同步信息直接嵌在视频包的消隐区里。主控端和屏端如果配置不一致，屏幕在解析行同步信息时就会错位，表现就是横向花屏。这个错误不会影响LP链路本身，但它依赖LP状态来标记包的边界。在实际抓包时，如果发现屏端REST显示逐行错位，优先比对两边的sync配置。

还有一个反向排查的案例。某项目屏幕显示内容偶尔偏移半个屏幕，持续几帧后恢复。示波器抓DSI解码发现，在行同步包位置出现了极短的LP错误插入，疑似串扰造成的额外状态脉冲。检查PCB后发现，MIPI数据lane有一段走线在排线里和背光PWM线并行了30mm，背光高电流切换时对LP状态产生了干扰。把排线分开之后问题解决。这个案例说明了LP同步包在花屏问题里的隐蔽性——它看起来是图像问题，实际是物理层故障。

4.3 deskew calibration失败引起的周期性闪断

D-PHY在高速传输时，数据lane之间的偏移或者时钟与数据之间的偏移会导致接收端采样错误。规范里设计了deskew calibration机制，在链路进入HS后，接收端测量各lane的相位偏移并做补偿。如果校准失败，接收端会回到LP状态重新尝试，也就出现了“几秒一亮一灭”的周期性闪断现象。

这类问题我在调试RK3588 + MIPI屏时遇到过好几次。现象很规律：亮屏大概2到3秒，然后黑一下，再亮回来，循环往复。用示波器抓HS波形看不出问题，但看PHY层的状态寄存器，每次都报deskew calibration失败。深挖下去发现，根因是PCB上某条数据lane比其余lane长了接近1mm，在840Mbps速率下相位偏移超过了接收端补偿范围。

解决思路有三条：一是把PCB走线等长控制好，尤其是lane组内等长，差分对内部P/N等长当然重要，但组间等长往往被忽视；二是降低DSI时钟频率，给偏移留出更多裕量，我当时从840Mbps降到785Mbps就通过了校准；三是在Linux dts里调整PHY的deskew配置参数，有些SoC允许设置更大的偏移容忍范围。deskew校准失败和LP-RX的关系在于：每次失败都会触发整条链路回退到LP状态重新建立，所以最终表现就是LP状态在不停地“建链-断链-再建链”，主控日志里往往能看到短时timeout记录。

4.4 顺带一提：RK3588 CSI输入1080i信号的情形

热词里还有一条“rk3588 mipi 输入1080i信号”，顺带说一嘴。MIPI CSI-2接口同样依赖LP状态进行帧同步，只是数据语义从显示像素变成了视频图像。1080i是隔行信号，通常不是直接进MIPI CSI的，而是由HDMI或SDI转换芯片解出视频后再通过MIPI CSI送给RK3588。在这种场景下，LP链路的稳定性同样决定能否锁住帧边界。如果转换芯片输出的MIPI信号时序不规范，RK3588的CSI接收端就会报告frame lost，表现为画面闪烁或完全无信号。

调试这类CSI接入时，我的建议是先从vendor提供的转换芯片端确认其LP输出是否满足D-PHY规范，再检查RK3588的CSI配置里lane数、bps、时序参数是否和转换芯片输出一致。有一次我们遇到摄像头画面偶发撕裂，最后发现是转换芯片没有正确发送帧起始包，它在HS包之间插入的LP状态时长低于RK3588要求的最小值。这在转换芯片手册里不会明说，只能靠抓波形对比D-PHY时序参数来定位。

5. PCB设计里的LP-RX隐形坑：挖空、耦合电容与温度裕量

5.1 同层挖空对LP单端回流的影响

“MIPI同层挖空”是PCB设计里一个很有争议的操作。有些工程师为了模拟信号隔离或者减少层间寄生，会在MIPI走线正下方的参考平面挖掉一块铜。对于HS差分模式，差分信号的返回电流主要分布在两条线之间的耦合区域，对参考平面的依赖相对较小，所以挖空后HS眼图可能依然漂亮。但LP模式是单端信号，它的返回电流必须走参考平面，而且是就近回流。一旦参考平面被挖空，LP信号的回路面积急剧增大，环路电感变大，外部干扰很容易耦合进来。

所以你会遇到一种很怪的现象：HS眼图测试全过，但MIPI链路就是偶发建立失败，有时和旁边某个电源轨的开关纹波同步出现。这就是挖空惹的祸。我的建议是：MIPI走线区域尽量保持参考平面连续，尤其是LP状态切换最频繁的排线连接器附近，不要做任何挖空处理。如果一定要分隔模拟地和数字地，至少保证信号走线下方有连续的回去路径，不要跨分割。

5.2 AC耦合电容是LP的“水土不服”来源

LVDS电路里加AC耦合电容是常规做法，用来隔离收发两端的共模电压。但MIPI D-PHY不一样，它的LP状态靠的是直流电平，而不是边沿。AC耦合电容会阻断直流分量，导致接收端看到的LP电平变成充放电波形，高电平保持不住，低电平也压不下去。这在CVBS邮箱电路里没问题，但放在LP-RX前面就是灾难。

实际项目中，有些PHY芯片或屏模组内部已经集成了AC耦合电容，或者参考设计里推荐加了电容，这时候就要认真看数据手册确认。我遇到过一个摄像头模组，官方参考设计在MIPI差分线上加了100nF电容，数据手册说是“为了ESD保护”。实测下来HS传输没毛病，但LP状态波形严重畸变，摄像头经常启动失败。后来把电容换成0Ω直通，或者改成仅在HS路径上做耦合并给LP路径加直流恢复电路，问题就消失了。所以，遇到MIPI链路奇怪故障，先检查板上有没有AC耦合电容，别让LVDS的习惯思维带偏。

5.3 高低温下LP裕量变小的实际教训

嵌入式工业设备对温区的敏感性往往在实验室常温下测不出来。有一年做户外设备，MIPI屏幕在-20℃环境下开机，花屏概率明显上升，但每次都是开机花几秒后自己恢复正常。常温下反复测试一百次都复现不了。后来把板子放进温箱抓波形才发现：低温下PHY的LP驱动能力变弱，Dn拉低时的下降沿变缓，进入HS前LP-01状态的持续时间缩短到了接收端要求的最小值附近。这是典型的“时序裕量随温度漂移”问题。

解决手段有几个层次。硬件上，检查PHY附近的去耦电容，确保IO电源在低温下纹波不增大；软件上，提高LP驱动强度等级、加大初始化延时，给状态转换多留时间；如果还不行，就只能降低链路速率换取裕量。我之前那个案子最终是调整了驱动器的压摆率控制寄存器，把下降沿时间从6ns降到4ns，低温花屏彻底消失。这种问题在高温端也有相反表现——阈值漂移导致误判，思路一样，先确认哪个时序参数靠近临界，再做针对性调整。

每个人做MIPI调试的节奏不一样，我自己最后沉淀下来的检查顺序是：拿到一块新板子，先上电量Dp/Dn是不是稳定在LP-11，再用DSI解码把进入HS前的那一串LP状态抓下来存成标准波形，然后把HS眼图存档。这两份“健康波形”就是后续所有排障的参照物。只要出现偶发不亮、闪断、花屏，先把当前波形和存档对比，如果LP部分变了，就往物理层查；如果LP部分没变而HS变了，再往后端协议查。这个习惯帮我省掉了很多来回折腾的时间，也推荐你试试。