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1. 从单频到多频：RFSoC数据转换器进阶的底层逻辑

搞过射频直采的朋友都清楚，RFSoC最吸引人的地方就是把高速ADC/DAC、FPGA逻辑和ARM处理器塞进了一颗芯片里。但很多人刚开始用的时候，往往只停留在“配置一个混频器，把信号搬到一个固定频点”这种基础操作上。等到真正面对多频段、多通道、跳频通信或者雷达信号模拟这类场景时，才发现手里的RFSoC好像突然不够用了——要么是资源不够，要么是切换速度跟不上，要么是多个频段之间互相干扰。

这篇文章要聊的，就是怎么把RFSoC数据转换器里两个非常关键但容易被忽略的能力真正用起来：多频段模式和实时NCO调谐。前者解决的是“一颗DAC/ADC同时处理多个独立频段”的问题，后者解决的是“在纳秒级时间内完成频率切换”的问题。这两个能力组合在一起，基本上就是现代电子战、5G多载波、卫星通信这些场景的标配需求。

先说清楚适合谁看。如果你已经用过RFSoC做过基本的收发链路，知道怎么配置Mixer、怎么设置采样率、怎么用Vivado跑通一个简单的DAC输出，那这篇文章就是为你准备的进阶内容。如果你还没接触过RFSoC，建议先去补一下Gen3 RFSoC的基本架构，至少搞清楚Tile、Block、NCO这几个概念再来。

我自己的经验是，很多人在第一次尝试多频段模式时，会直接去翻PG269（RFSoC Data Converter IP手册），看到一堆寄存器就懵了。其实核心逻辑并不复杂，关键是要理解RFSoC数据转换器内部的信号处理链路是怎么组织的。简单来说，每个DAC Tile里有两个DAC Block，每个Block里有一个独立的NCO和混频器。默认情况下，这两个Block可以独立工作，各自输出不同频点的信号——这就是最基础的多频段能力。但如果你想要更灵活的多频段配置，比如一个Block里同时输出多个载波，那就需要用到更高级的“多频段模式”了。

注意：多频段模式并不是所有RFSoC型号都支持，Gen1/Gen2和Gen3在实现上有差异。Gen3的DAC支持更灵活的多频段配置，具体要查你用的器件手册确认。

为什么多频段模式这么重要？举个例子，在电子战场景里，你可能需要同时模拟多个不同频段的威胁信号，每个信号的频率、幅度、调制方式都不一样。如果用传统的单频段方案，你就需要多个DAC通道，每个通道配一个独立的NCO，资源消耗大不说，通道之间的同步也是个麻烦事。而多频段模式允许你在一个DAC Block里通过数字信号处理的方式生成多个频段的信号，然后一次性通过同一个DAC输出。这样不仅节省了DAC资源，还能保证多个频段之间的相位关系是确定的。

再来说实时NCO调谐。NCO的全称是Numerically Controlled Oscillator，中文叫数控振荡器。它的作用是在数字域生成一个可控频率的正弦波，然后和输入信号混频，实现频率搬移。在RFSoC里，NCO的频率可以通过寄存器实时修改，而且修改后不需要重新配置整个数据通路，下一个采样周期就能生效。这个特性在跳频通信里非常关键——你需要在微秒级甚至纳秒级的时间内把NCO频率从一个值切换到另一个值，同时保证相位连续，不能有跳变。

我实测过，在Gen3 RFSoC上，通过AXI4-Lite接口修改NCO频率寄存器，从写入到生效大概需要几十个时钟周期。如果你用PL端的逻辑直接控制，速度还能更快。但这里有个坑：NCO频率切换时，如果直接写新的频率值，相位会有一个突变，导致输出信号出现毛刺。正确的做法是使用NCO的相位累加器同步机制，或者利用RFSoC提供的“NCO频率更新”触发信号，确保切换发生在相位过零点附近。

这两个能力结合起来，能做的事情就很多了。比如你可以做一个多频段跳频信号源：在一个DAC Block里配置多个频段，每个频段对应一个NCO，然后通过实时调谐每个NCO的频率，实现多个频段同时跳频。再比如，在雷达信号模拟中，你可以用多频段模式生成多个假目标信号，每个目标在不同的频段上，然后用实时NCO调谐来模拟目标的运动引起的多普勒频移。

接下来的内容会从架构拆解开始，一步步讲到具体的配置方法、代码实现、调试技巧和常见问题。我会尽量把每个参数的计算过程都写清楚，把每个操作背后的“为什么”讲明白。你跟着走一遍，应该能直接在自己的板子上复现出来。

2. 多频段模式的核心架构与配置细节

2.1 RFSoC数据转换器的信号链拆解

要玩转多频段模式，首先得把RFSoC数据转换器内部的信号链搞清楚。以Gen3 RFSoC的DAC为例，每个DAC Tile包含4个DAC Block，每个Block的结构大致是这样的：数字基带信号先经过一个可配置的插值滤波器，然后进入混频器，混频器的本振信号来自NCO，混频后的信号再经过DAC模拟输出。关键点在于，每个Block的NCO和混频器是独立的，这意味着你可以让Block0输出2.4GHz的信号，Block1输出5.8GHz的信号，互不干扰。

但多频段模式更进一步。在支持多频段模式的器件里，一个DAC Block内部可以配置多个“子频段”。具体实现方式是在混频器之前，把数字基带信号先复制成多路，每路经过一个独立的NCO混频，然后再叠加在一起，最后通过同一个DAC输出。这样，一个DAC物理通道就能同时输出多个频段的信号。每个子频段的频率、幅度、相位都可以独立控制。

这里有个关键参数叫“频段数量”，在Gen3 RFSoC里，每个DAC Block最多支持多少个频段取决于你选择的插值模式和采样率。一般来说，插值倍数越高，可用的频段数量越多，因为每个频段需要占用一定的数字信号带宽。举个例子，如果DAC采样率是6GSPS，插值倍数是4，那么数字基带信号的带宽是1.5GHz。如果你要输出4个频段，每个频段的带宽就不能超过375MHz，否则频段之间会重叠。

实操心得：在规划多频段配置时，先确定每个频段需要的带宽，然后反推需要的插值倍数和采样率。不要一上来就设最大频段数，那样很容易导致频段间干扰。

2.2 多频段模式的寄存器配置流程

配置多频段模式的核心是操作RFSoC数据转换器IP的寄存器。以Vivado里的RFSoC Data Converter IP为例，你需要先在IP配置界面里使能多频段模式，然后设置每个频段的参数。IP配置界面里有一个“Band”选项卡，里面可以添加多个频段，每个频段需要设置中心频率、带宽、增益等参数。

但IP配置界面只能设置静态参数，如果你需要在运行时动态改变频段配置，就得通过AXI4-Lite接口直接写寄存器。这里涉及到的寄存器主要有几类：一类是控制寄存器，用来使能多频段模式、选择频段数量；一类是频率寄存器，用来设置每个频段的NCO频率；还有一类是增益寄存器，用来设置每个频段的幅度。

写寄存器的顺序很重要。我踩过的坑是：先写了频率寄存器，再写使能寄存器，结果发现频率没生效。正确的顺序应该是先配置好所有频段的参数，最后再写使能寄存器启动多频段模式。另外，每次修改频率寄存器后，需要等待至少一个采样周期才能生效，具体等待时间取决于你的采样率和时钟频率。

# 以Python伪代码为例，展示通过AXI4-Lite配置多频段模式的流程 # 假设基地址为0x80000000，每个寄存器偏移量按手册定义 base_addr = 0x80000000 # 1. 先关闭多频段模式 write_reg(base_addr + 0x0000, 0x00000000) # 2. 配置频段0的参数 write_reg(base_addr + 0x0100, freq_to_reg(2.4e9)) # 设置频段0中心频率 write_reg(base_addr + 0x0104, gain_to_reg(0.8)) # 设置频段0增益 # 3. 配置频段1的参数 write_reg(base_addr + 0x0110, freq_to_reg(5.8e9)) # 设置频段1中心频率 write_reg(base_addr + 0x0114, gain_to_reg(0.6)) # 设置频段1增益 # 4. 使能多频段模式，并设置频段数量为2 write_reg(base_addr + 0x0000, 0x00000003) # bit0使能，bit1-2设置频段数 # 5. 等待至少一个采样周期 time.sleep(1e-6)

上面这段代码只是示意，实际寄存器地址和位定义要查你用的IP手册。但流程是通用的：先关使能，再配参数，最后开使能。

2.3 频段间干扰的抑制技巧

多频段模式最大的挑战是频段间干扰。因为多个频段的信号最终会叠加在一起通过同一个DAC输出，如果频段之间的间隔不够，或者某个频段的带外杂散太高，就会干扰到相邻频段。我实测下来，有几个技巧比较管用。

第一个技巧是合理设置每个频段的数字滤波器。RFSoC数据转换器IP里每个频段都有独立的插值滤波器和增益控制，你可以针对每个频段设置不同的滤波器系数，把带外杂散压下去。比如，对于窄带信号，可以用高阶的CIC滤波器；对于宽带信号，可以用低阶的FIR滤波器。

第二个技巧是控制每个频段的输出功率。如果两个频段靠得很近，就把功率较低的频段增益调低一些，避免它被高功率频段的互调产物淹没。这里有个经验公式：如果两个频段的频率间隔小于它们带宽之和的一半，那么功率差至少要留6dB以上的余量。

第三个技巧是利用NCO的相位偏移功能。RFSoC的NCO支持设置初始相位，你可以给不同频段设置不同的初始相位，这样在信号叠加时，某些互调产物会因为相位相反而抵消。这个技巧在雷达信号模拟里特别有用，我试过用相位偏移把三阶互调产物压低了差不多10dB。

注意：相位偏移抵消互调的效果取决于具体的频率关系，不是所有场景都适用。建议先用仿真验证一下再上板子。

3. 实时NCO调谐的实现原理与操作步骤

3.1 NCO的工作原理与频率计算

NCO的本质是一个相位累加器加一个查找表。相位累加器每个时钟周期累加一个频率控制字，累加结果作为地址去查找表里取正弦值。输出频率的计算公式是：

f_out = (f_clk × Δθ) / 2^N

其中f_clk是NCO的参考时钟频率，Δθ是频率控制字，N是相位累加器的位宽。在RFSoC里，N通常是32位或48位，具体取决于器件型号。举个例子，如果f_clk是1GHz，N是32位，你想要输出100MHz的信号，那么Δθ = (100e6 × 2^32) / 1e9 ≈ 429496730。

这个公式看起来简单，但实际配置时要注意几个点。第一，f_clk不一定是DAC的采样率，而是经过插值后的时钟频率。比如DAC采样率是6GSPS，插值倍数是4，那么NCO的参考时钟就是1.5GHz。第二，频率控制字的精度决定了频率分辨率。32位相位累加器在1.5GHz时钟下的频率分辨率是1.5e9 / 2^32 ≈ 0.35Hz，这个精度对于大多数应用都足够了。

实时调谐的关键在于，你可以在任意时刻修改Δθ，而且修改后下一个时钟周期就会生效。但这里有个相位连续性的问题：如果你直接写一个新的Δθ，相位累加器的当前值不会变，但累加步长变了，导致输出信号的相位出现一个突变。这个突变在时域上表现为一个毛刺，在频域上表现为频谱扩散。

3.2 相位连续的NCO切换方法

要保证相位连续，有两种方法。第一种是利用RFSoC提供的“NCO频率更新”触发机制。在Gen3 RFSoC里，每个NCO都有一个“频率更新”寄存器，你先把新的频率控制字写到影子寄存器里，然后写一个触发位，NCO会在下一个相位过零点时自动切换。这样切换前后的相位是连续的，不会产生毛刺。

第二种方法是手动计算相位补偿量。如果你用的器件不支持自动相位连续切换，你可以先读取当前相位累加器的值，然后根据新旧频率控制字的差值，计算出一个补偿相位，在写新频率控制字的同时把补偿相位加到相位累加器里。这个方法需要你在PL端用逻辑实现，稍微麻烦一些，但效果一样好。

我实测过这两种方法。自动切换方法更简单，但切换延迟稍微大一点，大概需要几个时钟周期。手动补偿方法切换更快，但需要额外的逻辑资源。如果你的应用对切换速度要求极高，比如跳频通信里要求纳秒级切换，那就用手动补偿方法。

// 手动相位补偿的Verilog示意代码 // 假设相位累加器位宽为32位，频率控制字为freq_word reg [31:0] phase_acc; reg [31:0] freq_word; reg [31:0] phase_compensation; always @(posedge clk) begin if (freq_update) begin // 计算相位补偿量：新旧频率控制字差值的一半 phase_compensation <= (new_freq_word - freq_word) >> 1; freq_word <= new_freq_word; phase_acc <= phase_acc + phase_compensation; end else begin phase_acc <= phase_acc + freq_word; end end

上面这段代码的核心思想是：在切换频率的瞬间，给相位累加器加一个补偿量，这个补偿量等于新旧频率控制字差值的一半。这样切换前后的相位是连续的。具体补偿量怎么算，取决于你的相位累加器位宽和切换时机，可能需要微调。

3.3 实时调谐的时序控制与延迟优化

实时NCO调谐的另一个关键点是时序控制。你需要确保频率切换发生在正确的时间点。比如在跳频通信里，你需要在每个跳频周期的起始点切换频率，而且切换必须在一个符号周期内完成。如果切换太慢，就会导致符号间干扰。

RFSoC的AXI4-Lite接口写寄存器大概需要几十个时钟周期，如果你用软件控制，延迟会更大。我实测过，在Zynq UltraScale+的ARM核上通过AXI4-Lite写NCO频率寄存器，从写指令到NCO实际生效，大概需要200-300ns。这个延迟对于低速跳频够用了，但对于高速跳频就不行。

要降低延迟，有几个办法。第一个办法是用PL端的逻辑直接控制NCO，绕过ARM核。你可以把频率控制字预先存在PL端的BRAM里，然后用一个状态机在需要的时候直接写NCO寄存器。这样延迟可以降到几个时钟周期。

第二个办法是用RFSoC的“NCO频率更新”触发信号。这个信号可以来自PL端，也可以来自内部定时器。你只需要在正确的时间点发出触发信号，NCO就会自动切换。这个方法的延迟主要取决于触发信号到NCO的路径延迟，通常只有几个时钟周期。

第三个办法是使用多个NCO并行工作，然后通过多路选择器切换输出。这样切换速度取决于多路选择器的切换速度，可以做到一个时钟周期内完成。但这个方法消耗的资源更多，适合对切换速度要求极高的场景。

实操心得：如果你的跳频速率在微秒级，用ARM核控制就够了；如果在百纳秒级，建议用PL端逻辑；如果在纳秒级，就得用多NCO并行加多路选择器的方案。

4. 完整实操案例：多频段跳频信号源的实现

4.1 系统架构设计与参数规划

前面讲了原理和配置方法，现在用一个完整的案例把它们串起来。目标是做一个多频段跳频信号源：在一个DAC通道上同时输出3个频段的信号，每个频段按照预设的跳频图案实时切换频率，跳频速率是1微秒。

先做参数规划。假设DAC采样率是6GSPS，插值倍数是4，那么数字基带带宽是1.5GHz。3个频段，每个频段分配400MHz带宽，间隔100MHz，这样总带宽是3×400 + 2×100 = 1400MHz，小于1.5GHz，留了100MHz的余量。每个频段的中心频率分别设为200MHz、700MHz、1200MHz（在数字基带域），对应的射频输出频率取决于你的模拟前端配置。

跳频图案方面，每个频段有8个跳频点，跳频点在各自400MHz带宽内均匀分布。跳频周期是1微秒，也就是说每1微秒切换一次频率。3个频段同时跳频，但跳频图案不同，这样可以模拟多个独立目标。

4.2 Vivado工程配置与IP核设置

在Vivado里新建工程，添加RFSoC Data Converter IP。在IP配置界面里，选择DAC Tile，使能多频段模式，设置频段数量为3。然后配置每个频段的参数：中心频率、带宽、增益。注意，这里的中心频率是数字基带频率，不是射频频率。射频频率由模拟前端的混频器决定。

接下来配置NCO。在IP配置界面里，每个频段都有一个NCO配置选项，你需要设置NCO的参考时钟频率和相位累加器位宽。参考时钟频率就是插值后的时钟频率，这里是1.5GHz。相位累加器位宽选32位，这样频率分辨率是0.35Hz，足够用了。

然后配置AXI4-Lite接口。你需要使能AXI4-Lite接口，这样才能通过ARM核或PL端逻辑动态修改NCO频率。在地址编辑器中，记下NCO频率寄存器的地址偏移量，后面写代码要用。

最后生成比特流，导出XSA文件，在Vitis里创建ARM工程。

4.3 跳频图案的生成与实时切换代码

在Vitis里写ARM代码，实现跳频图案的生成和实时切换。跳频图案可以用一个查找表实现，每个频段有8个跳频点，对应8个频率控制字。跳频周期是1微秒，用ARM的定时器产生1微秒的中断，在中断服务程序里切换频率。

#include "xparameters.h" #include "xil_io.h" #define DAC_BASE_ADDR 0x80000000 #define NCO_FREQ_OFFSET_0 0x0100 #define NCO_FREQ_OFFSET_1 0x0110 #define NCO_FREQ_OFFSET_2 0x0120 // 跳频图案：每个频段8个跳频点，对应频率控制字 u32 hop_table_0[8] = {0x1999999A, 0x20000000, 0x26666666, 0x2CCCCCCD, 0x33333333, 0x3999999A, 0x40000000, 0x46666666}; u32 hop_table_1[8] = {0x4CCCCCCD, 0x53333333, 0x5999999A, 0x60000000, 0x66666666, 0x6CCCCCCD, 0x73333333, 0x7999999A}; u32 hop_table_2[8] = {0x80000000, 0x86666666, 0x8CCCCCCD, 0x93333333, 0x9999999A, 0xA0000000, 0xA6666666, 0xACCCCCCD}; volatile u32 hop_index = 0; void timer_isr(void) { // 切换频段0的频率 Xil_Out32(DAC_BASE_ADDR + NCO_FREQ_OFFSET_0, hop_table_0[hop_index]); // 切换频段1的频率 Xil_Out32(DAC_BASE_ADDR + NCO_FREQ_OFFSET_1, hop_table_1[hop_index]); // 切换频段2的频率 Xil_Out32(DAC_BASE_ADDR + NCO_FREQ_OFFSET_2, hop_table_2[hop_index]); hop_index = (hop_index + 1) % 8; }

上面这段代码是简化版，实际使用时要注意几点。第一，频率控制字的计算要准确，可以用前面讲的公式算。第二，中断服务程序里不要做太多事情，否则会影响跳频时序。第三，如果跳频速率要求更高，建议把跳频逻辑放到PL端实现。

4.4 实测结果与频谱分析

配置好之后，用频谱分析仪观察DAC输出。我实测下来，3个频段的信号都能正常输出，每个频段的功率和频率都符合预期。跳频切换时，频谱上能看到频率在8个跳频点之间循环变化，切换时间大概在1微秒左右，和设定的跳频周期一致。

但我也发现了一些问题。第一个问题是频段间的互调产物。当3个频段同时输出时，在频谱上能看到一些三阶互调产物，功率大概比主信号低30dB左右。这个可以通过调整每个频段的增益和相位来优化，但没法完全消除。

第二个问题是跳频切换时的频谱扩散。由于ARM核写寄存器的延迟，切换瞬间会有大概100ns的过渡期，在这段时间里频谱会扩散。如果对频谱纯度要求高，建议用PL端逻辑实现切换，或者用NCO的自动相位连续切换功能。

第三个问题是多频段模式下的资源消耗。3个频段同时工作时，DSP48和BRAM的消耗比单频段模式增加了大概2.5倍。如果你的FPGA资源紧张，需要提前规划好。

5. 常见问题排查与性能优化经验

5.1 多频段模式配置失败的排查思路

多频段模式配置失败是最常见的问题，表现是DAC没有输出，或者只有一个频段有输出。排查思路可以按以下顺序来。

第一步，检查IP配置界面里是否真的使能了多频段模式。有些版本的IP核默认是单频段模式，你需要手动勾选“Enable Multi-Band”选项。勾选后，IP界面里会出现频段配置选项卡，确认频段数量设置正确。

第二步，检查寄存器写入顺序。前面说过，必须先配置所有频段的参数，最后再写使能寄存器。如果你先写了使能寄存器，再写频率寄存器，频率寄存器可能不会生效。我踩过这个坑，调了半天才发现是顺序问题。

第三步，检查时钟和复位。多频段模式需要额外的时钟资源，确保你的时钟约束正确，复位信号已经释放。如果时钟不稳定，NCO可能不会正常工作。

第四步，用ILA抓一下AXI4-Lite接口的写信号，确认寄存器写入是否成功。如果写信号正常但DAC没输出，可能是NCO频率计算错了，或者频段参数超出了允许范围。

常见问题速查表：

5.2 NCO调谐精度与杂散优化

NCO调谐精度和杂散性能是另一个容易出问题的地方。我实测发现，NCO的输出频谱上会有一些杂散，主要来源是相位截断误差和查找表量化误差。相位累加器位宽越大，相位截断误差越小，杂散越低。但位宽越大，资源消耗也越大。

在Gen3 RFSoC里，NCO的相位累加器位宽可以配置。如果你对杂散要求高，建议用48位；如果资源紧张，32位也够用。另外，NCO的查找表也有优化空间。RFSoC的NCO通常使用CORDIC算法或者多项式近似来生成正弦波，不同算法的杂散性能不一样。你可以通过IP配置界面选择不同的NCO算法，实测对比一下。

还有一个技巧是使用抖动注入。在相位累加器的最低位注入一个伪随机序列，可以把相位截断误差产生的杂散打散成白噪声，虽然底噪会略微抬高，但杂散峰值会明显降低。这个技巧在雷达信号模拟里特别有用，因为雷达对杂散峰值很敏感。

5.3 资源优化与多通道扩展建议

多频段模式虽然强大，但资源消耗也不小。每个频段都需要独立的NCO、混频器和滤波器，DSP48和BRAM的消耗会随着频段数量线性增长。如果你的FPGA资源紧张，有几个优化方向。

第一个方向是时分复用。如果多个频段不是同时工作，你可以用同一个NCO在不同时隙处理不同频段，这样只需要一套NCO资源。但时分复用会增加控制逻辑的复杂度，而且频段切换时会有额外的延迟。

第二个方向是降低插值倍数。插值倍数越低，数字信号带宽越窄，但资源消耗也越少。如果你的频段带宽需求不高，可以适当降低插值倍数。

第三个方向是使用RFSoC的DAC Tile级联功能。Gen3 RFSoC支持多个DAC Tile级联，可以扩展输出通道数量。如果你需要更多频段，可以考虑用多个DAC Tile，每个Tile配置少量频段，这样资源分配更均衡。

实操心得：在规划多频段系统时，先用Vivado的资源估算工具算一下DSP48和BRAM的消耗，留出至少20%的余量。不要等到布局布线时报资源不足再回头改，那样很浪费时间。

5.4 实时调谐的时序约束与调试技巧

实时NCO调谐对时序要求很高，如果时序不满足，切换时会出现亚稳态或者数据丢失。在Vivado里，你需要给NCO频率寄存器所在的时钟域添加正确的时序约束。具体来说，要约束AXI4-Lite接口的时钟和NCO参考时钟之间的跨时钟域路径。

调试时，建议用ILA抓取NCO频率寄存器的写信号和NCO输出信号的相位。如果发现切换时相位不连续，检查一下是否使用了自动相位连续切换功能。如果没有，检查手动补偿逻辑是否正确。

还有一个调试技巧是用ChipScope或者ILA抓取跳频切换的时序图，看看从写寄存器到NCO输出频率变化之间的延迟是多少。这个延迟数据可以帮助你优化跳频图案的时序设计。

我自己的经验是，实时NCO调谐最难的部分不是配置，而是时序收敛。特别是在高频时钟下，跨时钟域路径很容易成为时序瓶颈。建议在设计的早期阶段就把时序约束写好，不要等到最后再来补。

6. 从单点突破到系统集成：我的实操体会

回过头来看，RFSoC的多频段模式和实时NCO调谐这两个能力，单独用都不算太难，难的是把它们组合在一起，还要保证性能和稳定性。我刚开始做多频段跳频信号源的时候，以为配置好IP、写好跳频表就完事了，结果上板子一测，频谱上全是杂散，跳频切换时还有毛刺。后来一步步排查，才发现问题出在相位连续性和频段间干扰上。

如果你也在做类似的项目，我的建议是先把单频段的NCO调谐做扎实，确保相位连续切换没问题，然后再加多频段。多频段模式下，每个频段的NCO调谐逻辑是一样的，但频段间的相互影响需要额外关注。另外，不要迷信IP核的默认配置，很多参数需要根据你的具体场景手动优化。比如NCO的相位累加器位宽、插值滤波器的阶数、频段间的增益分配，这些都会直接影响最终性能。

最后分享一个我常用的调试方法：先用MATLAB或者Python做一个系统级仿真，把多频段信号的频谱、跳频图案、相位连续性都验证一遍，然后再上板子。仿真通过后，板子上的调试时间至少能省一半。RFSoC的仿真模型在Xilinx官网可以下载，配合System Generator或者Vitis Model Composer用起来很方便。