企业官网建设流程全解析

1. 这不是软件说明书，而是一份“叠层+阻抗”双线并行的实战手记

Cadence Allegro 17.4 的 PCB Editor 里，叠层设计和阻抗控制从来就不是两个孤立模块——它们是同一枚硬币的正反面。我带过三支高速板团队，从 DDR4 内存子系统到 10G SFP+ 光模块载板，反复验证过一个事实：叠层结构定下来那一刻，阻抗目标就已经被物理锁死；而阻抗要求提出来那一秒，叠层参数就必须开始反向推演。这不是理论推导，而是每天在嘉立创、深南电路、生益科技三家厂务对接单上反复拉扯的真实战场。你看到的“50Ω 单端”“90Ω 差分”，背后是介电常数 Dk=3.65 还是 3.82 的板材选择、是 1/2oz 还是 1oz 铜厚的蚀刻公差、是芯板还是 PP 层压顺序的工艺妥协。Allegro 17.4 的叠层管理器（Stackup Manager）和阻抗计算器（Impedance Calculator）之所以被老工程师称为“双刃剑”，是因为它既给你精确建模的能力，也放大你对材料参数误判的后果。比如，把 FR-4 的 Dk 值按标称值 4.2 直接填进计算，实际量产时因批次差异导致 Dk=4.5，那条走线的实测阻抗可能直接跳到 58Ω——信号眼图闭合、误码率飙升，返工成本远超你省下的半小时建模时间。所以这篇指南不讲菜单在哪、按钮怎么点，只拆解我在 17.4 环境下真正用得上的三件事：如何用叠层管理器构建可制造的物理模型、怎样让阻抗计算器输出结果能直接贴合嘉立创或深南的工艺卡、以及当仿真与实测出现 5Ω 偏差时，该优先查哪三个参数。如果你刚从 Capture 导入网表，正对着空白板框发愁第一层怎么铺，或者正在为 USB3.0 的 90Ω 差分对反复调整线宽却始终不达标，那接下来的内容就是你今天要抄的作业。

2. 叠层设计：从“画布”到“物理约束”的不可逆转化

2.1 叠层管理器不是绘图工具，而是制造协议翻译器

很多人把 Stackup Manager 当成 Photoshop 图层来操作：新增一层、拖动顺序、改个颜色——这恰恰是最大误区。Allegro 17.4 的叠层管理器本质是将 PCB 制造厂工艺能力翻译成软件可识别的物理约束模型。它不生成图纸，而是生成一套被所有后续设计环节（布线、DRC、仿真）强制遵守的底层规则。我见过最典型的错误，是工程师在叠层里把“TOP”层设为 1.2mil 铜厚，而嘉立创标准工艺最小铜厚是 1.4mil（1/2oz），结果 DRC 检查永远报错“Copper thickness out of fab spec”。正确做法是：先锁定你的 PCB 厂商工艺卡，再反向配置叠层。以嘉立创四层板为例，其标准工艺卡明确写着：

注意：这里“1/2oz”指蚀刻后铜厚，不是基铜厚度。基铜通常是 1oz，蚀刻后剩 0.7mil。Allegro 17.4 中必须填入蚀刻后铜厚值（0.7mil），而非基铜值（1.4mil）。填错会导致阻抗计算偏差达 8% 以上。我在调试一个 PCIe Gen3 项目时，就因误填基铜值，导致 L2-L3 间微带线计算阻抗为 85Ω，实测却只有 76Ω——差的那 9Ω 正是铜厚误差贡献的。

2.2 材料参数：Dk 和 Df 不是手册里的固定值，而是温度与频率的函数

Allegro 17.4 的叠层编辑器里，每层介质都需填写 Dk（介电常数）和 Df（损耗因子）。但问题来了：FR-4 的 Dk 标称值是 4.2，为什么嘉立创工艺卡给的是 4.0±0.2？因为 Dk 随频率升高而下降，随温度升高而上升。PCB 在回流焊峰值温度（260℃）下，Dk 可能比室温高 0.3；而在 1GHz 信号下，Dk 又比 DC 状态低 0.15。Allegro 默认使用 DC 或低频 Dk 值，这对低速板影响不大，但对 2.5Gbps 以上信号就是致命误差。我的处理方案是：对关键高速层，采用厂商提供的“频率校准 Dk 表”。例如 Rogers RO4350B 在 1GHz 下 Dk=3.66，在 5GHz 下 Dk=3.58。我会在叠层中为高频层单独创建材料库，输入多频点 Dk 值，让阻抗计算器自动插值。具体操作路径：Setup → Technology File → Materials → New Material → 输入 Frequency/Dk 对应表。这个动作看似繁琐，但避免了后期因阻抗漂移导致的整板重投。曾有个客户项目，用普通 FR-4 做 HDMI 2.0（6Gbps），未做频率校准，首版测试在 4.5GHz 频点眼图张开度不足，更换为频率校准 Dk 后，同一叠层结构下阻抗偏差从 ±7Ω 缩小到 ±2Ω。

2.3 铜厚与蚀刻因子：决定阻抗精度的“隐形推手”

叠层中铜厚参数常被忽略，但它对阻抗影响权重高达 35%（高于介质厚度的 28%）。Allegro 17.4 提供两种铜厚输入方式：蚀刻后铜厚（Etched Copper Thickness）和基铜厚度（Base Copper Thickness）。必须选前者。原因在于：蚀刻过程会使铜线侧壁形成梯形截面（Trapezoidal Shape），而非理想矩形。蚀刻因子（Etch Factor）定义为铜厚与侧蚀宽度之比，典型值为 2.0（即侧蚀宽度 = 铜厚 / 2）。Allegro 的阻抗计算引擎内置蚀刻因子模型，但前提是铜厚值必须是蚀刻后实测值。若你填入基铜 1.4mil，软件会按矩形截面计算，而实际截面是上窄下宽的梯形，导致计算值比实测值偏低 3~5Ω。我的实操步骤是：在叠层管理器中，对每一铜层明确标注“Etched: 0.7mil”，并在 Design Parameter 中启用 “Use Etch Factor Model”。这样，软件会自动按梯形截面建模，计算精度提升一个数量级。某次调试 10G Ethernet 背板时，仅修正铜厚参数一项，就使差分阻抗预测误差从 ±6.2Ω 降至 ±1.8Ω，直接省去两轮试产。

3. 阻抗设计：从“算出来”到“做出来”的闭环验证

3.1 阻抗计算器不是终点，而是制造反馈的起点

Allegro 17.4 的 Impedance Calculator（路径：Tools → Impedance Calculator）常被当作“一键出结果”的黑箱。但真实场景中，它输出的数值只是理论值，必须经过三重校验才能落地：厂务工艺卡校验、实测数据反推校验、信号完整性仿真校验。我坚持的做法是：计算器输出后，立即打开嘉立创官网的“阻抗计算神器”（免费在线工具），输入完全相同的叠层参数和线宽线距，对比结果。若两者偏差 >3%，说明参数输入有误或材料库不匹配。去年一个项目，Allegro 计算 50Ω 单端需线宽 6.2mil，嘉立创工具给出 6.8mil，差值达 9.7%。排查发现是介质 Dk 值用了供应商早期版本（4.35），而新批次已更新为 4.12。这种偏差在量产阶段会被放大，必须前置拦截。

3.2 关键参数敏感度分析：揪出影响阻抗的“真凶”

阻抗公式 Z₀ ≈ 87/√(Dk+1.41) × ln(5.98H/(0.8W+T)) 中，各变量对结果的影响并非线性。我在 Allegro 17.4 中建立了一个参数敏感度矩阵，通过微调单个变量观察阻抗变化率：

这个矩阵告诉我：在叠层设计阶段，必须优先锁定介质厚度 H 的公差范围，其次严控线宽 W 的加工能力，最后才是 Dk 的材料选型。例如，为满足 50±2Ω 要求，若 H 公差为 ±0.5mil，则 W 公差必须压缩到 ±0.2mil 以内。这意味着必须选择嘉立创的“精密蚀刻”工艺（加收 15% 费用），而非标准工艺。很多工程师省掉这笔钱，结果首版阻抗全部超标，返工成本是工艺费的 5 倍。

3.3 差分对设计：间距、耦合与参考平面的三角平衡

Allegro 17.4 的差分阻抗计算常陷入一个误区：只关注线宽（W）和线间距（S），忽略参考平面（Reference Plane）的完整性。实际中，“90Ω 差分”目标能否达成，70% 取决于参考平面是否连续。我遇到过最典型的案例：一个 USB3.0 接口，差分对走线严格按计算器设置（W=5.0mil, S=7.0mil），但 L2 层参考平面被电源分割槽打断，实测阻抗飙升至 112Ω。根本原因是：当参考平面不完整时，电流回路被迫绕行，等效介质厚度 H 增大，导致 Z₀ 上升。解决方案不是调窄线宽（会增大插入损耗），而是在叠层设计阶段，为高速差分对预留完整的参考平面层，并在布线规则中强制设置“Reference Plane Constraint”。具体操作：在 Constraint Manager 中，为差分对网络族（Net Class）添加 “Reference Layer” 规则，指定 L2 为唯一参考层，并启用 “Check Reference Plane Continuity” 选项。这样，布线时若差分对跨过平面分割缝，软件会实时报警。这个设置看似增加布线难度，但换来的是阻抗稳定性——实测数据显示，启用该约束后，差分阻抗波动从 ±8Ω 降至 ±1.5Ω。

4. 实操全流程：从叠层创建到阻抗验证的七步法

4.1 第一步：导入厂务工艺卡，构建可制造叠层骨架

不要从空白叠层开始。我的标准动作是：下载嘉立创/深南/生益的最新工艺卡 PDF，提取关键参数，直接填入 Allegro 17.4 的 Stackup Manager。以嘉立创四层板为例：

1. 打开 Setup → Technology File → Stackup Manager
2. 删除默认叠层，点击 “Add Layer” 创建 4 层：TOP (Signal), L2 (Plane), L3 (Plane), BOT (Signal)
3. 为每层设置物理属性：
   • TOP/BOT：Material=FR-4, Dk=4.12, Df=0.015, Etched Copper=0.7mil
   • L2/L3：Material=FR-4, Dk=4.12, Df=0.015, Etched Copper=0.7mil
4. 设置介质层：
   • TOP-L2：Type=PP, Thickness=3.5mil, Dk=4.12
   • L2-L3：Type=Core, Thickness=10mil, Dk=4.12
   • L3-BOT：Type=PP, Thickness=3.5mil, Dk=4.12
5. 关键检查：点击 “Validate Stackup”，确认无 “Copper Thickness Out of Spec” 报警

提示：Dk 值务必填入厂务卡指定值，而非材料手册标称值。嘉立创 FR-4 的 Dk 实测均值为 4.12，非 4.2。

4.2 第二步：为高速网络预设阻抗目标，生成约束模板

在叠层确定后，立即进入 Constraint Manager 定义阻抗规则。重点不是填数字，而是绑定物理层与电气目标：

1. 打开 Constraints → Electrical → Impedance
2. 创建新规则：Name=“USB3.0_Diff”, Net Class=“USB3_DP_DN”
3. 设置目标：Diff Z₀=90Ω, Min=87Ω, Max=93Ω
4. 关键绑定：在 “Layer Assignment” 中，指定该规则仅适用于 TOP-L2 微带结构（即 TOP 层走线，L2 为参考平面）
5. 同样为 DDR4 数据线创建 “DDR4_Single” 规则：Z₀=50Ω，绑定 L2-L3 带状线结构

这样做的好处是：当布线时选择不同层，软件自动调用对应叠层参数计算，避免人为选错结构。曾有个项目，工程师误将 DDR4 信号布在 TOP 层（微带结构），而规则绑定在 L2-L3（带状线），导致阻抗失控。绑定层结构后，此类错误归零。

4.3 第三步：利用 Cross Section View 实时验证叠层物理可行性

Allegro 17.4 的 Cross Section View（路径：Display → Cross Section）是叠层设计的“X 光机”。它不显示图形，只输出精确的物理尺寸剖面。我的检查清单：

• 输入线宽 W=6.0mil，线距 S=7.0mil，查看 TOP 层铜厚 0.7mil 下，线边到介质边界距离是否 ≥3mil（嘉立创最小隔离要求）
• 检查 L2 平面层铜厚 0.7mil 下，其与 TOP 层间距是否为 3.5mil（PP 层标称值），且无其他层干扰
• 验证差分对在 L2-L3 间走线时，L2/L3 平面是否连续（无开窗、无分割）

若 Cross Section 显示某处间距不足，立即返回叠层管理器调整介质厚度或铜厚，而非强行布线。这个视图让我在 2023 年避免了 7 次因叠层不合理导致的 DRC 冲突。

4.4 第四步：布线中实时调用阻抗计算器，动态优化线宽

不要等布线完成再算阻抗。我的做法是：在布线过程中，随时调出 Impedance Calculator，输入当前走线层的叠层参数，反向求解线宽。例如：

• 当前走线在 TOP 层，参考 L2 平面，介质厚 3.5mil，Dk=4.12，目标 Z₀=50Ω
• 在计算器中输入：Structure=Microstrip, H=3.5, W=?, T=0.7, Dk=4.12
• 点击 “Calculate”，得到 W=6.3mil
• 在布线时，将线宽规则设为 6.3mil（而非四舍五入为 6mil）

Allegro 17.4 支持将计算器结果直接写入约束。点击 “Apply to Constraint”，软件自动更新该网络的线宽规则。实测表明，动态调整比批量计算精度高 2.3%，尤其对长距离走线效果显著。

4.5 第五步：生成阻抗测试 Coupon，嵌入 Gerber 文件

阻抗验证不能依赖理论计算。我的标准流程是：在 PCB 板边设计专用测试 Coupon，包含所有关键阻抗结构，并随 Gerber 一并输出。Coupon 设计要点：

• 包含 50Ω 单端、90Ω 差分、100Ω 差分三种结构，每种各 3 段（不同长度：10mm/20mm/30mm）
• 每段末端设计测试焊盘（Pad Size=0.8mm），便于探针接触
• Coupon 位置避开板边 3mm，防止锣板损伤
• 在 Allegro 中，将 Coupon 作为独立 Cell 插入 Board Outline 外围

生成 Gerber 时，确保包含 Coupon 层（通常为 GTP/GTB）。嘉立创收到文件后，会在首片板上制作 Coupon 并提供 TDR 测试报告。这是阻抗交付的法定依据，缺此不可。

4.6 第六步：TDR 实测数据与仿真结果交叉验证

拿到嘉立创的 TDR 报告后，不做简单比对，而是做三阶验证：

1. 基础比对：Coupon 实测值 vs Allegro 计算值，偏差 ≤±3Ω 为合格
2. 趋势分析：同一叠层下，不同线宽的实测值是否呈线性变化？若 6mil 线宽实测 52Ω，8mil 却实测 58Ω（非预期上升），说明蚀刻不均匀
3. 位置校验：Coupon 位于板角、板边、板中三处，实测值极差 ≤1.5Ω 为工艺稳定

去年一个项目，Coupon 实测 50Ω 线宽为 6.5mil，而 Allegro 计算为 6.2mil，偏差 0.3mil。我未调整设计，而是要求嘉立创提供该批次板材的 Dk 实测值（4.08），重新输入 Allegro 计算，结果吻合。这证明不是设计问题，而是材料批次波动——后续采购可据此谈判。

4.7 第七步：建立阻抗偏差响应机制，固化经验到设计库

每次项目结项，我必做一件事：将阻抗偏差数据反哺到 Allegro 设计库。具体操作：

• 在 Technology File 中，为每种叠层结构创建 “Calibration Offset” 表格
• 记录：叠层名称、目标 Z₀、实测平均值、偏差、修正建议（如 “Dk 补偿 +0.05”）
• 下次新建项目时，直接调用已校准的叠层模板

例如，嘉立创 FR-4 四层板的 “50Ω Microstrip” 结构，历史平均偏差为 -1.2Ω，因此新项目中，我会在计算器中将 Dk 从 4.12 改为 4.07，使输出线宽自动增加 0.2mil。这套机制让团队新成员也能快速产出合格设计，无需重复踩坑。

5. 常见问题与排查技巧实录：来自产线的 12 个真实案例

5.1 问题：Allegro 计算 50Ω 需线宽 6.2mil，嘉立创实测却为 46Ω，偏差 4Ω

排查路径：

1. 检查 TDR 测试点是否在 Coupon 末端焊盘中心（偏移 0.1mm 可致 ±2Ω 误差）
2. 查阅嘉立创该批次板材 Dk 实测报告（常为 4.05，非标称 4.12）
3. 核对蚀刻后铜厚实测值（嘉立创提供 QC 报告，常为 0.65mil，非 0.7mil）
   根因定位：Dk 偏低 0.07 + 铜厚偏薄 0.05mil，双重叠加导致阻抗下降
   解决：在 Allegro 中将 Dk 设为 4.05，铜厚设为 0.65mil，重新计算得 W=6.8mil，实测吻合

5.2 问题：差分对在过孔区域阻抗突变，眼图顶部塌陷

现象：TDR 显示过孔处阻抗跌至 75Ω（目标 90Ω）
深度排查：

• 用 Cross Section View 查看过孔结构：PTH 孔径 0.3mm，焊盘 0.5mm，反焊盘 0.7mm
• 计算过孔容性效应：C=εA/d，反焊盘过大导致局部电容激增
  解决方案：

1. 缩小反焊盘至 0.6mm（嘉立创最小允许值）
2. 在过孔两侧添加 GND Stub（长度 ≤0.2mm），补偿感性缺失
3. 在 Constraint Manager 中为差分过孔添加 “Via Impedance Compensation” 规则
   实测后过孔区阻抗波动从 ±15Ω 降至 ±3Ω

5.3 问题：同一叠层下，TOP 层 50Ω 走线合格，L2-L3 层 50Ω 走线实测 56Ω

关键线索：L2-L3 是带状线结构，依赖上下双参考平面
排查发现：L2 层存在 2mm×2mm 的散热开窗，破坏参考平面连续性
原理：开窗使电流回路绕行，等效 H 增大，Z₀ 上升
修复：

• 将开窗移至远离高速走线区域（≥5mm）
• 或在开窗周边添加 GND via fence（间距 ≤0.5mm）
• 在叠层管理器中，为 L2 层启用 “Reference Plane Integrity Check”
  修复后实测回归 50.2Ω

5.4 问题：Allegro 阻抗计算器报错 “Invalid Dielectric Constant”

根因：Dk 值输入为字符串 “4.12” 而非数值 4.12
隐藏陷阱：从 Excel 复制参数时，单元格格式为文本，粘贴后 Allegro 无法识别
解决：在叠层编辑器中，手动键盘输入 Dk 值，禁用复制粘贴
预防：建立标准叠层模板库，所有参数经脚本校验后再导入

5.5 问题：嘉立创 TDR 报告显示 “Coupon 未覆盖全频段”，拒绝签收

合规要求：USB3.0 需验证 2.5GHz~5.0GHz 频段
Allegro 应对：

• 在 Impedance Calculator 中，启用 “Frequency Sweep” 功能
• 设置 Start Freq=2.5e9, Stop Freq=5.0e9, Points=101
• 输出 S-parameter 文件，导入 Keysight ADS 仿真全频段响应
• 将仿真报告与 TDR 报告一并提交
  此举使嘉立创一次通过率从 62% 提升至 98%

5.6 问题：多层板中，L3 层走线阻抗始终偏高，调整线宽无效

深度诊断：Cross Section View 显示 L3 层介质厚度为 10.5mil（标称 10mil）
溯源：芯板（Core）压合公差为 ±1.0mil，该批次实测 10.5mil
对策：

• 在叠层管理器中，将 L2-L3 介质厚度改为 10.5mil
• 重新计算所有 L3 层走线线宽
• 向厂务索要该批次芯板厚度 QC 报告，纳入设计库
  经验：对芯板厚度公差 >±0.5mil 的批次，必须重算阻抗

5.7 问题：差分对耦合度不足，共模噪声超标

现象：TDR 显示奇模阻抗 65Ω（目标 45Ω），偶模阻抗 105Ω（目标 90Ω）
根因：线间距 S 过大，或参考平面距离 H 过小
量化调整：

• 原参数：W=5.0mil, S=8.0mil, H=3.5mil
• 计算耦合度：Coupling = (Z₀,odd - Z₀,even)/(Z₀,odd + Z₀,even) = (65-105)/(65+105) = -23.5%
• 目标耦合度：-15% ~ -10%
• 解决：将 S 从 8.0mil 减至 6.5mil，Z₀,odd 升至 72Ω，Z₀,even 降至 98Ω，耦合度 -13.2%
  验证：在 Allegro 中启用 “Differential Pair Coupling Analysis”，实时监控

5.8 问题：Allegro 17.4 阻抗计算器不支持 Rogers 材料库

现状：Rogers RO4350B 的 Dk 随频率变化，Allegro 默认库仅提供 DC 值
自建方案：

• 下载 Rogers 官网材料手册，提取 1/2/5/10GHz 四频点 Dk 值
• 在 Technology File → Materials 中，创建新材料 “RO4350B_Freq”
• 输入 Frequency/Dk 表：1e9→3.66, 2e9→3.62, 5e9→3.58, 10e9→3.55
• 在叠层中选用该材料，计算器自动插值
  效果：10Gbps 信号阻抗预测误差从 ±9Ω 降至 ±1.2Ω

5.9 问题：嘉立创反馈 “Coupon 与主电路间距不足，无法测试”

设计规范：Coupon 边缘距板边 ≥3mm，距主电路 ≥5mm
Allegro 检查：

• 使用 “Measure Distance” 工具，测量 Coupon 最近焊盘到主电路最近走线距离
• 若 <5mm，执行 “Move Coupon” 操作，沿板边平移
• 同时检查锣板路径是否切割 Coupon（在 Manufacturing → NC Drill 中验证）
  预防：在板框设计阶段，预留 8mm 宽的测试区，专用于放置 Coupon

5.10 问题：同一网络，不同位置走线阻抗偏差达 8Ω

根因分析：

• 位置 A：走线在板中心，参考平面完整
• 位置 B：走线靠近板边，参考平面被锣槽切断
  解决方案：
• 在 Constraint Manager 中，为该网络添加 “Reference Plane Boundary Alert”
• 设置预警距离：距板边 <10mm 时，弹出提示 “Reference plane discontinuity risk”
• 强制要求：板边 10mm 内禁止布置高速信号
  成效：阻抗一致性提升至 ±2Ω 内

5.11 问题：Allegro 17.4 导出 Gerber 后，嘉立创提示 “Coupon 层缺失”

技术细节：Coupon 通常放在 GTP/GTB 层，但 Allegro 默认不导出这些层
修正步骤：

• 打开 Manufacturing → Artwork → Film Control
• 在 “Film Layers” 列表中，勾选 GTP 和 GTB
• 确认 “Output Type” 为 Gerber RS-274X
• 重新生成 Gerber
  验证：用 GC-Prevue 软件打开 Gerber，确认 GTP/GTB 层存在且内容正确

5.12 问题：客户要求 “阻抗控制精度 ±1Ω”，超出嘉立创标准能力

现实评估：嘉立创标准公差为 ±3Ω，±1Ω 需定制工艺
应对策略：

• 向嘉立创申请 “High Precision Impedance Control” 服务（加收 30% 费用）
• 提供详细要求：Dk 控制 ±0.02，铜厚控制 ±0.03mil，介质厚度控制 ±0.1mil
• 要求每批次提供 Dk/T/H 实测 QC 报告
• 在 Allegro 中，为该叠层创建 “HPIC” 模板，参数按定制公差设置
  结果：某医疗设备项目，成功实现 ±0.8Ω 控制，通过 FDA 认证

6. 我的实战心得：阻抗设计不是数学题，而是供应链协同工程

在 Allegro 17.4 里调几个参数、点几次计算，花不了十分钟。但真正决定阻抗成败的，是这十分钟之外的三件事：和 PCB 厂务工程师的通话记录、材料批次的 QC 报告、以及产线 TDR 设备的校准证书。我书桌抽屉里常年放着三份文件：嘉立创最新工艺卡扫描件、Rogers 材料手册高频 Dk 表、还有我们自己积累的 127 个叠层实测偏差数据库。每次新建项目，第一件事不是打开 Allegro，而是翻出这三份文件，对照当前项目需求划出关键参数红线。比如，客户要求 USB3.0 差分阻抗 ±2Ω，我就立刻查数据库：过去 6 个月嘉立创 FR-4 四层板的实测极差是 ±2.8Ω，这意味着必须升级到 RO4350B 材料，哪怕成本增加 40%。Allegro 17.4 的强大，在于它能把这些外部约束转化为内部规则，但前提是你得先把这些约束摸清楚。那些总想靠软件“一键搞定”的人，最后都在产线返工单上签字。而真正高效的团队，早把厂务工程师的微信置顶，把材料 QC 报告设为每日必读。阻抗设计的终点不是软件里的绿色对勾，而是嘉立创实验室 TDR 屏幕上那条平稳的波形线——那条线背后，是叠层、材料、工艺、测量四重环环相扣的确定性。