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Cadence Virtuoso里的蒙特卡洛仿真，是我每次流片前都要反复折腾的一道工序。尤其是测运放的CMRR，不跑一趟蒙特卡洛心里真没底：AC仿真结果再漂亮，也很难保证真实硅片上的分布都能落在规格里。CMRR这个指标对器件失配和工艺波动极其敏感，电路设计上靠匹配、靠结构硬扛，而蒙特卡洛就是把“扛不扛得住”量化成统计分布的最直接手段。

这篇内容写给正在做运放设计、准备流片验证，或者刚开始碰Virtuoso但被蒙特卡洛配置绕晕的工程师。我会从CMRR的原理入手，把testbench搭建、ADE XL蒙特卡洛设置、结果分析和设计优化整个闭环过一遍，最后说说我实际踩过的几个坑。如果你只想赶紧跑一个能用的蒙特卡洛仿真，直接看第2章和第3章；如果想搞懂为什么CMRR这么难做，那建议从第1章开始读。

1. CMRR的理论基础：为什么运放的共模抑制比这么难做

1.1 共模抑制比的定义和两种理解方式

CMRR全称Common-Mode Rejection Ratio，中文叫共模抑制比，工程定义很简单：

CMRR = |Adm / Acm|

其中Adm是差模增益，Acm是共模增益。工程上习惯用dB表示：

CMRR(dB) = 20log10(Adm / Acm)

理想运放的差模增益很高，共模增益为零，所以CMRR趋近无穷大。但现实不是这样，共模信号一定会以某种方式漏到输出端，只是漏得多和漏得少的区别。

除了增益定义，还有一个在工程测量中更常用的理解方式：CMRR等价于输入失调电压Vos随共模电压Vcm的变化率。

CMRR = (∂Vcm / ∂Vos)

也就是说，当输入共模电压变化1V时，如果等效输入失调电压变化了1mV，那么CMRR就是60dB。这个定义好处是它把CMRR从“增益比”拉回到了“失调随共模变化”这个物理本质上，我们在实验台上拿不同共模电压测Vos，得到斜率就能反推CMRR。后面讲仿真结果分析时，这个理解方式会派上用场。

两种定义都指向同一个结论：运放无法做到对共模信号完全免疫，而这个不完美的程度，就是CMRR。

1.2 限制CMRR的三大主要因素

CMRR做不高，核心原因逃不出三块：尾电流源输出阻抗有限、输入差分对失配、负载失配。

先看尾电流源。差分对需要尾电流源提供恒定的源极电流，理想尾电流源的输出阻抗无穷大，共模电压再怎么变，源极电压和尾电流都不变。但实际尾电流源是个MOS管或者BJT，它的输出阻抗就是小信号rds，有限。共模电压变一点，尾电流就要跟着抖一点，电流抖动经过负载电阻变成输出电压变化，共模增益就出来了。

对于单端输出结构，这个关系可以写成：

Acm ≈ RL / (2Rtail) Adm = gm × RL

所以：

CMRR ≈ 2 × gm × Rtail

看到这个公式你就明白，为什么增加尾电流源输出阻抗是提升CMRR的第一选择。Rtail提高一个数量级，CMRR就提高20dB，这个杠杆非常直接。

第二个限制因素是输入差分对失配。两个输入管在版图上做得再对称，Vth和β也做不到完全一致。共模电压变化时，输入对的工作点跟着移动，由于两个管子参数不完全相同，它们对共模变化的反应就会有细微差别，这个差别在输出端表现为一个差分误差。用失调的语言说，就是Vos随着Vcm变化了，也就是CMRR下降。

第三个因素是负载失配。输入级后面的电流镜负载如果左右不平衡，共模信号引起的尾电流抖动在输出端就不会完全对消，同样会转换成一个差分分量。实际电路中，输入对失配和负载失配往往是CMRR的主要限制因素，因为工艺偏差对Vth、β的影响是随机的，结构上很难完全消除。

下表把三个因素的关键信息整理在一起：

1.3 只跑AC仿真为什么不够：AC、corner和蒙特卡洛的区别

很多工程师在初版设计时习惯了跑一遍AC仿真看CMRR，然后画版图，送流片。AC仿真在给定偏置点下给的是一个确定性的结果，它基于的模型参数是工艺库里的一个标称值集合。这个标称值对应的CMRR通常很漂亮，因为PDK模型参数默认是对称的、匹配的。

Corner仿真走的是另一个极端，它把工艺参数推到比如SS、FF这样的极端角，检查电路有没有足够裕量。但Corner本质上只覆盖了极少数几个工艺端点，它不告诉你真实的工艺分布长什么样，更不告诉你同一颗芯片上相邻两个器件之间的随机失配会怎么影响CMRR。

蒙特卡洛仿真的思路完全不同。它按照PDK提供的统计模型，对工艺参数和器件失配做随机采样，跑几百次仿真，最后得到的是一个CMRR的概率分布。你能看到均值、标准差、最差情况，也能估算良率。这才是决定能不能tapeout的关键数据。

三者对比：

2. Cadence Virtuoso下搭一套CMRR蒙特卡洛仿真环境

2.1 开工前先确认PDK模型库和stat文件

先别急着搭testbench，第一步是确认你的PDK支持蒙特卡洛仿真。绝大多数主流工艺库都会提供一个单独的模型文件，通常是.scs或者.lib，里面定义了统计模型参数，比如stat部分或者mc模型段。这个文件在Model Library Setup里一定要选对，否则你跑半天蒙特卡洛，结果和普通AC仿真一模一样，那就白折腾了。

我习惯的做法是：在ADE XL的Model Libraries界面，把PDK的标准模型库加进去，在Section那一栏选择mc或者stat，具体名字看工艺文档。有些PDK是通过变量来切换的，比如定义一个mismatch变量，设成1表示开启器件失配模型。这个在工艺文档里都会写清楚，跑之前花十分钟查一下，比后面发现结果不对再回头检查的效率高得多。

还有一个容易踩的坑：模型文件版本要一致。有的工程师机器上有两个版本的PDK，一个老的包含统计模型，一个新的没包含，选库的时候一不留神就选错了。验证方法很简单，跑一个50样本的蒙特卡洛，如果CMRR或者偏置电流完全没有任何波动，那基本可以断定统计模型没生效。

2.2 testbench到底怎么搭：开环AC法和偏置稳定性问题

CMRR仿真最常用的方法是分别测差模增益Adm和共模增益Acm，然后相减。这个思路没错，难点在于testbench怎么搭才能保证直流工作点稳定。

直接开环跑AC是最容易踩坑的做法。运放开环直流增益通常有60dB以上，即使输入有几个毫伏的偏置误差，输出也会被放大到饱和。所以testbench里一定要有直流反馈通路，但AC分析时又不能让这个反馈把增益测没了。

我常用的方案是：在输出端到反相输入端之间接一个大电感Ldc，用来建立直流负反馈。电感的直流电阻为零，所以直流工作点能稳定；但在AC频率下，电感阻抗等于2πfL，只要L取得足够大，在目标频率上它基本等效于开路。比如跑1Hz到10MHz的AC，取Ldc=1TH，在1Hz时阻抗约6.28kΩ，在100Hz已经到628kΩ，对运放的反馈系数影响就很小了。如果你要精确测1Hz以下的CMRR，把Ldc再加大两个数量级就行。

输入激励分两种情况。测差模增益时，正输入端接AC幅度0.5、相位0度的电压源，负输入端接AC幅度0.5、相位180度的电压源，这样在输入端口形成幅度为1的差模信号。测共模增益时，把两个输入都接AC幅度1、相位0度的电压源，输入端口形成纯共模信号。输出端用AC分析直接看输出节点的交流幅度，分别记为Vout_diff和Vout_cm，那么：

Adm = Vout_diff / 1 Acm = Vout_cm / 1 CMRR(dB) = 20log10(Adm) - 20log10(Acm)

注意一定要做两次独立的AC仿真，或者用参数扫描把激励模式分开，不要在同一个仿真里同时加差模和共模信号。

跑完之后先看一眼DC工作点：输出是否在电源轨中间，输入管是否工作在饱和区。如果输出饱和到电源轨，说明反馈电感或者偏置设置有问题，这时候的AC结果没什么参考意义。这个习惯我养了很多年，因为仿真不会骗人，但你的testbench会骗你。

2.3 ADE XL中的蒙特卡洛配置：corner、样本数和seed一个都不能少

Cadence里面跑蒙特卡洛，我推荐直接用ADE XL，而不是老旧的ADE L。ADE XL管理批量仿真更方便，跑完还能直接看直方图，效率高很多。

配置步骤大致如下：

1. 在ADE XL中新建Test，选择Simulator为spectre。
2. 在Model Libraries里添加PDK模型库，确认选择了包含统计模型的Section。
3. 在Variables里定义并激活mismatch变量（如果PDK需要），一般设为1。
4. 在Analyses里新建AC分析，设置扫描频率范围和输入激励。
5. 在Monte Carlo选项里，勾选Process、Mismatch或者Both。第一次评估建议选Both，也就是process和mismatch一起跑，这样最接近真实工艺分布。
6. 设置样本数。初次探索跑200个样本够了，能大概看出分布形态；如果需要估算3σ以外的良率，建议加到500到1000个样本。
7. 固定随机种子（seed），比如12345。这样每次跑出来的随机序列完全一致，实验结果可复现，调试起来方便非常多。

跑起来之后，你可以在ADE XL的Results里查看每个样本的CMRR值，也可以直接看直方图。如果嫌图形界面不够灵活，可以把数据导出成CSV，放到Python或者MATLAB里自己画图做统计。

如果你习惯用脚本控制仿真，也可以写ocean脚本。语法因Cadence版本而异，大致逻辑是：

simulator( 'spectre ) design( "testbench" ) analysis( 'ac ?start "1" ?stop "10M" ) desVar( "mismatch" 1 ) monteCarlo( ?num 200 ?seed 12345 ?distributions 'process 'mismatch )

这段脚本在部分版本上可以直接跑，具体函数名要以你机器上的Cadence文档为准。

3. 蒙特卡洛结果怎么看：CMRR分布与良率判断

3.1 直方图、均值和标准差，比单个数字重要

蒙特卡洛跑完之后，ADE XL会给出每个样本的CMRR值，经过简单处理就能画出直方图。这张图远比Corner仿真里的几个离散数值有信息量，因为它告诉你真实的概率分布。

看直方图我一般按三个步骤来：

第一，看均值。均值如果比AC仿真值低很多，说明工艺全局参数的偏移对CMRR有系统性影响。比如AC仿真在tt corner下是85dB，但蒙特卡洛均值只有75dB，那说明工艺参数偏移本身就会拖累CMRR，不是随机失配的问题。

第二，看标准差。标准差大说明CMRR对工艺随机因素很敏感，通常是输入对管或者负载管的失配比重较大。同样的均值，σ=3dB和σ=8dB代表的可靠性完全不同。

第三，算良率。假设规格要求CMRR大于60dB，你就统计直方图中小于60dB的样本占比。200个样本里如果有3个不达标，良率就是98.5%。对于绝大多数消费类产品这个数值够用，但如果做车规级或者高可靠性产品，这个良率就悬了。

我用一个小例子说明计算方式。假设导出的CSV里有一列叫CMRR_dB，用Python可以很快算数：

import pandas as pd df = pd.read_csv("cmrr_mc.csv") vals = df["CMRR_dB"] mu = vals.mean() std = vals.std() spec = 60.0 yield_rate = (vals > spec).mean() * 100 print(f"mean = {mu:.2f} dB") print(f"sigma = {std:.2f} dB") print(f"yield = {yield_rate:.1f}%")

这比在图形界面里一个个数快得多，而且后续要对比不同设计版本也很方便。

3.2 如何分辨process主导还是mismatch主导

蒙特卡洛结果不达标，需要确定究竟是工艺全局波动（process）拖了后腿，还是器件失配（mismatch）惹的祸。方法很简单：把蒙特卡洛分开跑两次，一次只勾选Process，一次只勾选Mismatch，然后对比两组的分布形态。

Process只跑的时候，每个样本代表一颗芯片在不同工艺参数下的性能，但由于没有叠加局部失配，同一颗芯片内部理论上还是对称的。所以这时候CMRR通常还是主要由尾电流源阻抗和结构决定，分布会比较集中，均值偏移能看出工艺角的影响。

Mismatch只跑的时候，工艺全局参数是固定的，只有各器件之间的相对偏差在随机变化。这种情况下CMRR的分布会更分散，因为失配直接影响输入对管的对称性，而CMRR恰恰最吃对称性。

如果Process组的均值偏移很大，那说明你的电路结构对全局工艺角太敏感，需要考虑加大系数余量或者调整偏置方案。如果Mismatch组的σ很大，那说明匹配性问题严重，优先从版图和器件尺寸下手。

这个方法不复杂，但非常有效。我每次做CMRR失效分析都会先跑这两组对比，再决定改电路还是改版图，不会盲目调参数浪费时间。

另外，如果碰到直方图出现双峰或者多峰，要特别小心。CMRR的单峰分布说明随机失配在主导，而多峰往往意味着某些样本里电路工作点发生了突变，比如某个管子被推到线性区或者偏置点漂移了。这种时候要回看那些异常样本的DC工作点，别急着分析CMRR数值本身。

4. 从仿真反哺设计：实用CMRR提升手段

4.1 结构设计层面的几招

看完了蒙特卡洛结果，下一步是把分布往右推、把σ往小压。我按优先级列几个常用手段。

第一，加大尾电流源输出阻抗。这是最直接的招，用一个cascode电流源代替单管电流源，Rtail从rds提高到大约gm×rds×rds，按照前面的公式CMRR可以直接提升一个量级。如果还嫌不够，可以做regulated cascode，用一个小运放去钳位cascode管的源极电压，输出阻抗还能再往上顶。代价是多两三个管子、多一条偏置支路，功耗和面积都要增加。

第二，加大输入管的WL和过驱动电压。Pelgrom失配公式告诉我们，Vth失配的标准差正比于1/√(W×L)，所以管子面积做大了，失配自然降下来。过驱动电压Vov增大也能降低gm失配的相对影响，因为偏置电流一定时，gm和Vov成反比，Vov大的管子对Vth失配的免疫能力更强。但这两个手段都要付出代价：面积增大、速度变慢、噪声也可能变差。

第三，负载尽量对称。电流镜负载的失配往往被忽视，但它对CMRR的影响非常大。可以考虑用共源共栅电流镜做负载，提高输出端对称性。全差分运放还要留意共模反馈电路本身的失配，共模反馈做不好，共模电压变化会直接转成差模输出，CMRR照样上不去。

第四，源极退化电阻。在输入对源极串接电阻，利用局部负反馈降低gm对器件参数的敏感度，让匹配主要由电阻决定。电阻的失配在版图上可以控制得很好，所以这种方法在匹配敏感的设计里很实用。代价是跨导下降，需要更大的gm或者电流来补偿，对功耗和速度有影响。

以上每一招都不难实现，但真正难的是组合使用。实际项目里往往是几个手段配合着上，然后通过蒙特卡洛反复验证。

4.2 用蒙特卡洛结果定设计余量

工程判断上，我不会让蒙特卡洛分布的3σ下限贴着规格线。举个例子，如果CMRR规格是60dB，我会要求蒙特卡洛分布的均值减掉3σ之后仍然比60dB高6到10dB。原因是统计模型本身也有局限性，它无法覆盖所有真实工艺退化情况，测试环境和运放应用场景也会引入额外误差。留余量是行业老朋友了，宁可设计阶段多花一点功耗面积，也别去赌流片后的良率。

迭代的流程大概是：第一轮蒙特卡洛跑完，发现CMRR分布均值68dB、σ=4dB，那3σ下限是56dB，不满足要求。先加尾电流源cascode，分布均值推到76dB、σ=3.8dB，3σ下限到64.6dB，勉强够。再看σ还是偏大，于是加输入管面积、调过驱动，σ降到2.5dB，3σ下限到了69dB，这下放心了。每改一版，都重新跑蒙特卡洛对比直方图，过程不复杂，但对耐心是个考验。

我在实际项目中还有一个习惯：每次设计迭代都保留历史蒙特卡洛结果，方便回看。有时候某一版改动看着合理，但分布反而变差了，这时候拿出之前的仿真结果对比，能快速定位是哪个改动引入的问题。

5. 常见问题排查与工程经验

5.1 蒙特卡洛仿真常见问题速查

跑蒙特卡洛的过程中，我遇到过各种奇怪的情况，这里整理一份速查表，按现象排查就行。

真实项目中，最容易被忽视的就是第一行：统计模型没生效。很多时候不是你不会配置，而是PDK版本路径选错，或者某个变量名拼错了。遇到这种情况别急着改电路，先回到模型库设置确认一遍。

5.2 我在实际项目中养成的几个习惯

文章最后分享几个我长期形成的操作习惯，希望能帮你少走弯路。

每次跑蒙特卡洛前，先单独跑一遍AC仿真，确认testbench的DC工作点和AC响应都正常。这个动作只要一分钟，但能避免跑完200个样本才发现激励接错的尴尬。

样本数量不要一步到位。我一般先跑200个样本看分布趋势，如果分布形态很稳定，再决定是否增加到500或者1000。每次都跑1000个样本既费时间又没必要，特别是早期设计迭代阶段，200个样本足够帮你判断改动方向对不对。

seed一定要固定。固定seed之后，你可以精确复现某一次实验结果，这在调试和评审时非常有用。比如评审专家问“为什么这个样本CMRR只有55dB”，你可以把这一个run单独拉出来，检查它的失配参数和DC工作点，而不是含糊地说“最差情况”。

平时做探索性分析时，我倾向于只跑Mismatch组，因为mismatch对CMRR分布影响最大，仿真开销也小。只有在最终流片前的验证阶段，才把Process和Mismatch一起跑，拿到最接近真实工艺的结果。这个策略能省下不少仿真时间。

最后一点，蒙特卡洛仿真救不了版图画得乱的电路。仿真里的失配是随机的，但版图里的系统性失配往往更致命。如果版图布局不对称、没有加dummy、guard ring没有做好，蒙特卡洛仿真结果再好，流片后也会出现意料之外的CMRR退化。所以跑完蒙特卡洛，记得和版图工程师确认一遍关键匹配器件的布局，尤其是输入对管和负载管。这个习惯帮我避免过太多次返工，真心建议你也试试。