企业官网建设流程全解析

1. 先搞清楚：为什么以前要挖空PCB，集成变压器方案又为什么不用挖

1.1 挖空是分立变压器的“老规矩”，但背后的逻辑不止是隔离

很多新人拿到网口Layout任务，第一反应是先看别人板上有没有开槽，看完就照抄——网口下面挖一条，变压器左右各挖一条，挖得干干净净。这种“老规矩”其实是分立变压器时代的成熟做法。那时候RJ45只是插座，网络变压器是一个独立的小磁环或贴片变压器放在PHY和连接器之间，初级侧和次级侧之间需要靠PCB开槽来实现物理层面的隔离。开槽的真正目的有两个：一是切断初级侧（PHY侧）地平面和次级侧（线缆侧）地平面之间的涡流路径，防止雷击浪涌或静电导致的共模电流沿着完整的地铜皮到处窜；二是把次级侧大面积铺铜限制在槽的范围内，让整个网口区域形成一个相对独立的“安静区”。挖空还有个附加作用，是防止网络变压器的初级地和次级地在PCB上被意外短路。所以当年规范里普遍推荐“连接器下方加变压器正面投影区域全挖空”。

但这话现在只对一半。我现在做板子，只要确认用的是集成变压器RJ45座，就真的不会再挖空。原因后面细说。需要提醒的是，如果你抄以前的方案时看到开槽，不要盲目跟着开，先问一句：这板子网口是不是集成变压器。这一个问题能省掉后面大半EMI和机械强度的麻烦。实际上很多新工程师画的板子，网口区域的坑都是这么踩出来的——照着老图纸挖了槽，结果连接器焊盘悬在槽边，铜皮不连续，生产出来阻抗和EMI两项指标双双失控，最后推翻重做，纯粹是白交学费。

1.2 集成变压器RJ45改变了什么：磁隔离和屏蔽壳替代了物理开槽

集成变压器RJ45，通俗讲就是把网络变压器、共模电感、甚至部分端接电阻全部塞进RJ45连接器的金属外壳里。从信号链路上看，PHY出来的MDI差分信号先经过连接器内部的隔离变压器耦合，再通过内部走线到RJ45的插针，变压器的初、次级在物理上由磁芯隔离，已经不再需要PCB开槽来提供额外的爬电间距。而且连接器外壳本身就是金属屏蔽罩，焊接在PCB上后会围出一个法拉第屏蔽腔，线缆侧的共模干扰大部分被金属壳挡住并回流到机壳地。

所以集成方案里，你真正要做的不是把PCB挖空，而是把连接器的屏蔽壳焊脚可靠接地、把引脚上的中心抽头（Center Tap）按PHY说明书接到合适的电源或地。此外，以前开槽承担的一个重要功能，是通过净空去削弱跨分割带来的回流噪声，在集成变压器方案下，只要参考平面完整，差分对走线就能得到连续的返回路径，反而更容易控制阻抗。这也是为什么我说“别再挖空”的核心原因：挖空这件事在集成方案里没有收益，反而会把好的阻抗参考面破坏掉。实测中我见过最典型的情况，就是一版不挖空的板子在千兆测试时眼图余量还高了几个百分点，对比之前挖空的旧板，信号质量完全是两个档位。

1.3 不挖空到底赚在哪：工艺、成本和信号完整性三笔账

这笔账我帮大家算清楚。第一笔账是工艺：PCB开槽需要额外的铣刀路径或V-cut工序，板厂报价会变高；如果开槽位置靠近板边，成型时板子容易残裂，批量生产不良率也跟着上来。集成变压器方案不挖空，板子回到普通矩形形状，所有工序都能走标准流程，这是最直接的制造成本收益。第二笔账是机械强度：网口是经常插拔的部件，用户手劲儿一大，整个力就作用在PCB上。如果连接器正下方是连续的实心铜和基材，承受剪力的能力远好于被挖空的薄边结构；很多挖空设计在跌落测试和插拔寿命测试时断角，就是这个地方挖太狠了。第三笔账才是信号完整性：完整的地平面意味着MDI差分对从RJ45到PHY的整个路程都有连续回流平面，阻抗控制误差更小；一旦挖空开槽，差分线如果从槽边经过，回流电流会被迫绕行，等效于在差分路径上串联了一个电感，高速百兆千兆信号上一层就容易把眼图搞坏。成本、可靠性和性能三方面都支持“不挖”，那剩下的问题就集中到布局阶段这三个细节上了。

2. 三个关键细节，才是集成变压器网口布局真正要死磕的地方

2.1 细节一：RJ45槽位、PHY距离与整板平面的“一锤定音”

布局第一步，是先定死RJ45连接器的位置。RJ45必须放在板边、结构开口处，插线方向垂直板边，这个基本没得商量。但真正容易被忽略的是连接器下面那一圈机械焊盘和定位脚：有些金属外壳RJ45有固定的卡扣脚，必须同时落进PCB的定位孔里，否则贴片时会被拉歪。另外RJ45的封装里有大面积的散热或屏蔽焊盘，这个焊盘要打上阵列过孔接到完整地平面，焊盘不要和板边太近，至少留出0.5到1mm，不然回流焊时锡会从板边流掉。

接下来是PHY芯片的位置。我的习惯是把PHY摆在RJ45座子内测、距离控制在15到20mm之间，极限情况也不要超过25mm。原因很简单：距离越短，MDI差分对等长做得越容易，线缆侧噪声进入PHY之前被吸收的路径也更短。同时PHY的电源管脚附近要预留位置放去耦电容，0.1uF高频去耦电容必须贴着电源脚和地脚放，1uF或10uF的体电容可以在3到5mm外围放。如果芯片手册里明确给出了“MDI引脚的端接电阻，通常75Ω到地”的要求，那么在布局时要为这些电阻留出靠近PHY的位置，不要等到布线时才发现没有地方放。

这里还要考虑整板平面，也就是每一层的地铜怎么分配。4层板的话，L2最好留给完整地平面，MDI差分对走在L1表层，底下直接踩在L2地上；L3可以走电源或其他低速信号；L4再来一层地或信号。这样分配之后，网口的MDI差分对几乎不会遇到跨分割的问题，阻抗也最好收敛。8层或更多层时同理：表层走MDI，紧邻的第二个平面层必须是地，不要让差分对和高速电源层做邻居。换句话说，网口部分能不能跑出漂亮的信号，在选层叠的那一刻就已经决定了七成，后面布线只是把好牌打好。

2.2 细节二：不再挖空，但隔离带概念依然存在——虚拟禁布区

我说不挖空，不等于脑子里没有隔离带概念。真正的做法是在AD里用Keepout层或者规则区域画出一条“虚拟禁布区”：这条隔离带覆盖RJ45到PHY之间的位置，宽度0.5到1mm，并设置成所有层都禁止铺铜、禁止走线、禁止放置器件。这样在物理上不挖槽，在电气上仍然明确划分了次级侧（连接器侧）和初级侧（PHY侧）的地域。之所以要保留这条虚拟禁布区，是因为即使有集成变压器和金属壳体，次级侧的地电流和初级侧的地电流频率不同、回流路径不同，把它们的地平面人为分开一小段，浪涌和ESD测试时的表现会明显稳定。

隔离带两侧的地平面怎么处理是大多数人问得最多的问题。两侧地平面最终要连，但不要直接大面积铺通，否则和没划分一样。更稳妥的方案是在隔离带中间放一个桥接电容，推荐1nF/2kV左右的陶瓷电容或0欧电阻。电容能让高频干扰被旁路，直流上两侧地还是隔离的；0欧电阻则适合需要明确单点接地的场合。桥接电容的位置放在差分线束的侧边，不要放在差分线的正下方，否则电容焊盘会造成局部阻抗突变。PCB上只有这一个跨接点的时候，就构成了实际上的单点接地系统，浪涌电流只能走这一条路，可控性会好很多。

我再强调一下：这条虚拟禁布区要禁的是不通层的地铜皮和走线，但不要把它理解成“网口变压器初级次级没有任何连接”。PHY侧的信号要通过隔离带给到RJ45，MDI差分对必然要跨越这个带，这是允许的，而且要走一整段差分线跨过去，跨过去的地方保持差分对两侧地平面尽量对称即可。很多工程师一听到隔离就以为什么东西都不能跨，结果把MDI线从板子边缘绕了一大圈，反而把差分对的参考平面和等长完全破坏，这就叫矫枉过正。

2.3 细节三：MDI差分走线的阻抗、等长与回路控制

细节三这部分是重头戏。MDI就是连接PHY和RJ45的那几对差分信号线，往往是TX+、TX-、RX+、RX-四根线组成两组差分对。集成变压器RJ45的方案里，MDI走线的目标阻抗是100Ω差分，这个不是靠猜，要和板厂的层叠配合算出来。真实的计算流程：先确认板厚和层叠结构，比如常见的4层板1.6mm，表层到L2参考层的介质厚度约0.2mm，然后打开阻抗计算工具，设目标100Ω差分、阻焊厚度、铜厚1oz还是0.5oz，软件会给出线宽和线距的组合。我常用的起步值大概是表层线宽0.2mm、差分对内部间距0.15mm，实际以计算器结果为准。

等长要求上，差分对内两根线的长度差控制在5mil以内，条件好就做到3mil以内；两组差分对之间的长度差控制在50到100mil以内，没必要做到完全一样，因为千兆网标准的skew容忍度远比这个大。在AD里怎么操作，下一节再说。但这里有个手工布线经验：MDI差分对不要走直角，优先走135度钝角或弧线；换层时一对线同时换，旁边放置地过孔，间距不超过换层点3mm。很多人在这个细节上吃亏，差分对换层后不放过孔，结果回流信号绕了远路，ESD、浪涌、辐射三项测试全都奇怪地超标。

回路控制其实最容易被忽略的是RJ45下方的地孔阵列。集成变压器RJ45的金属壳体通过屏蔽脚焊到PCB上，这些脚和内部引脚的参考地是同一个网络的话，一定要在焊盘附近打过孔把它们和L2地平面缝合起来，过孔间距建议1mm左右，排成栅格。这组地孔阵列既能给屏蔽壳提供低阻抗回流路径，也能防止壳体电流耦合到内部的信号引脚。如果你发现网口区域的PCB温度偏高或网口周围有异常的磁场噪声，多半就是这些地孔少打了。

3. Altium Designer实战：从建封装、设规则到布线的完整操作

3.1 第一步：根据型号手册把封装和中心抽头引脚搞清楚

在AD里画集成变压器RJ45，最重要的不是画得多漂亮，而是把引脚定义弄清楚。建议直接去厂商官网下载连接器型号的机械和电气规格书。打开PCB Library Editor后，先按Datasheet建立机械焊盘外框，非金属化定位孔用机械层画，不要放在Top Layer；金属化固定脚和信号引脚全部建在Top Layer，但固定脚的网络要接到地。中心抽头的引脚本体也是信号引脚，但它在原理图里连接到PHY的指定电源或地，这由芯片厂商决定，最常见的千兆PHY要求TX中心抽头接到3.3V或2.5V的变压器电源，RX中心抽头接到地或者同一路电源，具体看手册。

封装建好之后，我强烈建议用原理图符号和封装关联检查一下引脚映射，防止TX+、TX-接反。一般在AD里用Tools → Footprint Manager，逐个对照Datasheet的引脚编号。如果批量用同一种座子，就保存成自己的库文件，型号命名的规范建议是“厂商_型号_RJ45”，比如“Pulse_J0011D21_RJ45”，下次画板直接调用。建库阶段多花十分钟，后面几百块板子都省时间。这里顺带提一个常见坑：某些RJ45型号内部自带端接电阻和共模电感，你在原理图里不应该再额外放一份，否则等于并联重复匹配，插上对端设备后信号幅度会明显下降。所以建库时一定对照手册看清楚引脚内部结构。

3.2 第二步：Room复制、对齐与层叠设置，把布局效率拉满

布局操作上第一个提升效率的功能是Room。当你一个产品里有2路、4路、8路网口时，把第一路整个电路块（RJ45加PHY加去耦电容加端接电阻加桥接电容）在原理图里框选并创建Room，然后PCB里按照Room布局，布局完成后复制或镜像到其他通道，整组网口也就一起过去了。Room复制还能带着布线规则一起复制，适合多端口交换类项目。

层叠设置在Board Planning模式里做。用Design → Layer Stack Manager打开层叠管理器，先定义4层，然后把每一层的厚度填成板厂能加工的常规值，比如外层铜厚1oz、芯板0.8mm、PP片0.2mm。关键是把介质厚度记录下来，这是后续阻抗计算器的输入。填好之后在AD规则里建立Net Class，把MDI的四根网络放进一个Class，例如叫MDI_100R。然后在Routing规则里为这个Class单独设置线宽和线距。布局时打开Align工具，使用Align Left、Align Top、Distribute Vertically把去耦电容和电阻排列整齐。整板网口区域的器件对齐了，后面出制造文件和贴片坐标时大家都省心。

布局时还有个小技巧：把RJ45座子、PHY芯片、电容电阻当成一个整体来摆，先整体对齐再逐个微调，不要一个一个地挪。用鼠标框选整个电路块，在AD里使用Align工具和Distribute工具一次性排齐，然后按住Shift拖动可以整体移动到理想位置。很多人习惯把每个元件单独摆，摆完发现整个区域歪歪扭扭，走线的时候绕来绕去，这种板子贴片坐标也乱，返工成本全花在无效操作上。

3.3 第三步：用差分对规则和长度调节把MDI走成教科书级

这一步是AD操作的重点。先进入PCB面板，在Net Class里确认MDI网络已经在同一类里。然后选择Place → Differential Pair，依次点选TX+和TX-生成一对，RX+和RX-生成另一对。AD会在Differential Pair编辑器中以表格形式列出所有差分对。接着打开规则Design → Rules，在High Speed → Differential Pairs Routing里设置目标阻抗100Ω、最大和最小线宽与线距。这里要让AD帮你算参数的话，可以把阻抗设为100Ω，线距先在Constraint里锁定，软件会对线宽给出建议。之后布线时用Interactive Differential Pair Routing，AD会自动按规则里的线宽线距来走。

走完之后处理等长。使用Route → Interactive Length Tuning，点击一条差分线，选择Accordion或Trombone模式。Accordion是锯齿形状，适合空间紧凑的情况；Trombone是U形折返，适合长距离调整。这里我有一个个人习惯：调整前先为目标差分对设置一个Net Length约束，目标长度相对最长的哪一对设成0mil，其他对设成负的误差，比如-50mil到0mil，然后AD保存着长度调节时看底部状态栏的数字走。蛇形线幅度不要超过线距的3倍，间距保持至少3倍线宽，避免蛇形折返处产生不必要的耦合。

等长完成后，还需要做一次静电阻检查。在AD里跑一下DRC，看是否报High Speed Length或Differential Pair规则违规。经常有人忽略的一个地方：差分对与隔离带桥接电容之间要保留足够的电气净空，因为在布线的时候电容两端的网络可能是初级地和次级地，如果差分线刚好从桥接点正上方跨过，相当于在差分信号底下放了一个耦合点，噪声会从这里串进去。实测过的板子里这样做的多半会EMI超标，所以桥接电容尽量挪到差分束的侧边。

3.4 第四步：评审和生产前必须做的三项检查

板子布完并不代表结束，评审时我通常会做三个固定检查。第一，用3D预览仔细看网口座子金属壳有没有超出板边太多，有些座子伸出板外1.5mm很正常，但如果你外壳开孔尺寸留小了，装机时网口会被顶弯。用Measure工具量一下连接器金属壳与板边的距离，确认满足外壳开孔公差。第二，检查整个区块的丝印，RJ45旁边防静电标识和版本号必须清晰，丝印不要压在焊盘上，否则过波峰焊时油墨会影响上锡。第三，检查设计和生产之间的距离——硬件检查清单里最少要包含：RJ45的2D工程图引脚定义、PCB的阻抗要求表、差分对等长要求表，这三张表缺一个，板厂就只能按默认能力生产，最后阻抗测出来不达标往往就是源头信息缺失。最好直接把阻抗要求写进板厂加工说明里，线上沟通不如纸面记录。

每次评审我还会把网口区域的DRC报告单独导出一份PDF，检查有没有未连接的网络和多余的自由焊盘。集成变压器RJ45的焊盘多，有时候原理图里漏连了一个屏蔽脚，板子做出来整个网口的地回路就是断的，表面看功能正常，EMC预测试却怎么都过不了。所以“屏蔽脚必须全部连地”这句话，我会在评审环节反复核对三遍，百试百灵。

4. 常见问题与排查技巧实录

4.1 PHY经常被“莫名其妙”打坏？先查ESD防护和外壳接地

网口产品最常见的故障是PHY芯片在插拔网线一段时间后挂掉。很多人第一反应是芯片质量差，但十次里有九次是布局问题。用集成变压器RJ45时，连接器金属壳的接地脚如果没有通过低阻抗路径连到整个系统地，线缆上的静电会直接通过内部寄生电容耦合到MDI信号线上，进而打坏PHY。排查方法：看PCB图纸，RJ45屏蔽壳接地脚下面有多少地孔，有没有铺铜将它们和L2地平面连成一整块。如果只在焊盘上打个单孔，那基本就是它了。整改方案是把屏蔽脚附近的地孔增加到至少4到6个，孔间距1mm，孔径0.3mm，让壳体到地的阻抗降到最低。还要注意连接器的金属外壳最好通过一个1MΩ并联1nF的RC，或厂商推荐的接地方式，接到机壳地。如果你做的是金属外壳整机，不这样接的话静电会在壳体和板地之间累积，积累到一定程度直接击穿PHY的内部结构。

顺带提一个很多人误解的“参考地”问题：集成变压器RJ45内部变压器的次级地、初级地，以及连接器屏蔽壳地，可能在连接器内部已经有一部分是同一个网络，也可能完全隔离，这必须看你选型型号的手册。手册里如果显示次级中心抽头和屏蔽壳内部已经公共连接，那PCB上不同网络之间就不能再乱接；如果内部完全隔离，你要按PHY参考设计把公共点接到系统地上。这个细节错了，轻则插网线掉线，重则整片板子工作不正常。

4.2 差分阻抗测出来不对，第一次就该想到这几个原因

用TDR或网络分析仪测MDI差分阻抗，测出来不是100Ω而是90Ω或110Ω，最有可能的三个原因，按出现概率排序：第一，层叠介质厚度和你在AD里设置的不一致。板厂压合过程有偏差，表面到参考层的PP片厚度如果从0.2mm偏到0.25mm，特性阻抗会明显偏大。所以评审前要把阻抗要求发给板厂，让板厂在出厂前做阻抗条测试，不要寄希望于设计阶段一次算准。第二，差分线在换层点附近没有地孔伴随，导致电流回流路径间断，阻抗出现一个突变点，整条走线整体看就偏差了。第三，处理蛇形等长的时候折返间距太近，小于3倍线宽，这部分相当于局部容性加载，也会把差分阻抗拉低。排查顺序建议：先看层叠报告，再看差分线换层地孔，最后看等长蛇形是不是太挤。如果整板只有一两对走线偏，多半是等长处理和跨分割造成的局部问题；如果所有对都偏同一个方向，基本就是层叠叠出来的系统性偏差。

4.3 隔离带两侧的地到底怎么处理：桥接电容和分割宽度

我见过不少工程师走两个极端，要么完全不管隔离带、大面积铜皮直接连通，要么走另一个极端，左右两半地完全割裂，中间什么东西都不放，结果浪涌测试时电位差一大直接把隔离变压器打穿。集成变压器方案里合理的做法是：分割带保留0.5到1mm净空，中间预留一个桥接电容或0欧电阻的位置。桥接电容选1nF/2kV的C0G电容，0欧电阻用于需要和机壳地直接相连的板子。桥接点要放在差分对束的侧面，不要放在差分对的正下方。有两个以上网口的板子，每个网口的桥接点相对独立，不要把所有网口的桥接点都挤在同一个位置，那样等于把所有地电流汇流到一个点，局部电压会波动。如果整板空间非常有限，至少也要保证每个网口都有一个属于自己的桥接点。

这里把几种常见处理方式整理成一张速查表，方便大家直接对照项目情况选：

4.4 网口浪涌测试总不过？布局上的“最后一根稻草”

浪涌测试不过，大部分情况下不是MAG（变压器）不行，而是你的PCB地平面给了浪涌电流太多路径。用集成变压器RJ45时，连接器次级侧的所有地电流应该被约束在次级侧一小块区域内，并通过唯一的桥接点释放到初级地。如果次级侧的屏蔽脚、中心抽头、端接电阻的地都在同一网络，这一块地的铺铜边界一定要清晰：用地孔墙把次级侧地封闭起来，避免铜皮像触角一样延伸到别的电路附近。地孔墙的做法是在RJ45引脚排布的两侧各打一排地孔，孔间距尽量小，一般0.5mm到1mm一排排过去，这样等于是用一排地孔把次级区域包起来，高频回流只能从你设计的桥接点走。这样整改之后，浪涌测试和ESD测试的余量都会明显改善。最后还有一招，在连接器金属壳靠近板边的位置打几个非金属化槽或利用结构件放电，让外壳积累的静电能对机壳放电而不是打到PHY，但这个是结构设计协同的问题，通常放到整机阶段再处理。

我在实际项目里被教育过很多次，以前也做过“网口不挖空心不踏实”的阶段，但后来试过几款集成变压器RJ45的板子，不挖空、只做虚拟禁布区和完整的参考平面，EMI和浪涌测试反而更顺利。所以最后给初次做网口布局的新人一个建议：布局前先花十分钟确认连接器选型手册和PHY参考设计里的引脚要求，把电阻、电容、桥接点、地孔墙的位置都标记出来，再开始画线。布线阶段耐住性子把差分对等长做好，DRC清零后再出制造文件，这块板子基本就稳了。如果后续做千兆甚至2.5G网口，这套方法论接着用也完全够。祝大家板子一版过，少加班。