企业官网建设流程全解析

1. 224G PAM-4 到底把 PCB 和封装逼到了什么墙角

224G PAM-4 这个速率，第一次看到的人往往会下意识算一下：224 Gbps 的 PAM-4，符号率就是 112 GBd，Nyquist 频率正好落在 56 GHz。这个数字一出来，很多做惯了 112G 系统的工程师会突然意识到，过去那套"把线走短、把阻抗控到 85 或 100 欧、叠层对称一点"的经验，到了 56 GHz 这个频点上，已经不太够用了。原因很直接：当基频跨过 50 GHz，PCB 材料、铜箔粗糙度、过孔残桩、封装基板的走线宽度、BGA 出线方式，每一个环节的损耗和反射都会被放大到足以吃掉整个链路预算的程度。

这篇内容想聊的，就是 224G PAM-4 通道在 PCB 和封装设计上到底发生了什么变化，哪些是必须重新算的，哪些是过去踩过的坑在这个速率下会变成致命伤。它适合已经做过 112G、正在往 224G 迁移的硬件工程师、SI 工程师和封装设计人员，也适合刚接触高速链路、想搞清楚"为什么 56 GHz 这么难搞"的读者。我不会只讲结论，而是把每个设计选择背后的账算给你看，包括材料怎么选、过孔怎么处理、封装和 PCB 的边界怎么划分，以及实测中那些文档里不会写的细节。

先说一个反直觉的结论：224G PAM-4 的难点，很多时候不在 PCB 本身，而在封装和 PCB 的交接区域。芯片到封装的 bump、封装基板上的走线、BGA ball 到 PCB 过孔这一段，长度可能只有几毫米，但它贡献的插入损耗和回波损耗，往往比 PCB 上十几厘米的走线还难控制。所以这篇内容会把封装和 PCB 放在一起讲，而不是割裂开看。

2. 56 GHz 下 PCB 材料的账该怎么算

2.1 从 112G 到 224G，损耗预算被压缩了多少

做链路预算的时候，最直观的感受是裕量变少了。112G PAM-4 的 Nyquist 是 28 GHz，224G 直接翻倍到 56 GHz。而 PCB 的插入损耗大致和频率的平方根成正比（在介质损耗主导的区间），也就是说频率翻倍，单位长度的损耗大约增加 1.4 倍左右。但问题不止于此，因为到了 56 GHz，铜箔粗糙度带来的导体损耗开始变得不可忽略，实际损耗增长往往比 1.4 倍更陡。

我拿一组常见的数据来说明。普通的中低损耗材料（比如普通 FR4 或中等损耗等级），在 28 GHz 时单位长度插入损耗可能在 0.5 dB/inch 左右，到了 56 GHz 可能就到 0.9 到 1.1 dB/inch。而超低损耗材料在 28 GHz 时大约 0.25 dB/inch，56 GHz 时大约 0.45 到 0.55 dB/inch。看起来差距不大，但一条 10 inch 的通道，两者差出来就是 4 到 5 dB，这在 224G 的链路预算里几乎是生死线。

所以第一个结论很明确：224G PAM-4 的 PCB 必须用超低损耗（Ultra Low Loss）甚至极低损耗材料，普通低损耗材料基本没有裕量。选材料的时候不能只看 Df（损耗因子），还要看 Dk（介电常数）的稳定性和随频率的变化，因为 Dk 不稳定会直接导致阻抗随频率漂移，反射会变差。

2.2 铜箔粗糙度：被低估的损耗来源

很多人选材料时只盯着 Df，忽略了铜箔。到了 56 GHz，趋肤深度已经非常小，电流几乎完全贴在铜箔表面流动，这时候铜箔的粗糙度会显著增加导体损耗。常规的 STD 铜箔在 56 GHz 下可能比 HVLP（超低粗糙度）铜箔多出 0.1 到 0.2 dB/inch 的损耗。一条长通道累积下来，这个差距不能忽视。

实际操作中，我建议在叠层设计阶段就明确要求 HVLP 或 HVLP2 级别的铜箔，并且在和板厂沟通时确认他们用的是哪一档。有些板厂默认给的是 RTF（反转铜箔）或者普通 HVLP，粗糙度参数差别不小。如果链路预算很紧，最好让板厂提供铜箔的 Rz 或 Rq 参数，自己代入损耗模型算一遍。

提示：铜箔粗糙度的影响在低频下几乎看不出来，所以很多做惯了低速板的工程师会忽略它。但在 56 GHz，它是实打实的损耗项，选材料时必须和 Df 一起考虑。

2.3 叠层设计：不只是对称那么简单

到了 224G，叠层设计要考虑的东西比 112G 多得多。首先是参考平面的完整性，56 GHz 下返回电流几乎完全贴着信号线正下方的平面流动，如果参考平面有开槽、跨分割，返回路径被迫绕行，就会产生严重的阻抗不连续和辐射。所以叠层里信号层的相邻层必须是完整的地平面，不能有分割。

其次是介质厚度的选择。介质越厚，走线可以越宽，导体损耗越小，但过孔残桩会变长，过孔的影响会变大。介质越薄，过孔短、残桩小，但走线窄、导体损耗大。这是一个需要权衡的过程。常见的做法是信号层到参考平面的介质厚度控制在 3 到 5 mil 之间，走线宽度根据阻抗目标（通常是 85 欧姆差分）来定，一般在 4 到 6 mil 左右。

还有一个容易被忽略的点是叠层的对称性。不对称的叠层在压合后容易翘曲，而翘曲会导致介质厚度不均匀，进而导致阻抗不均匀。在 56 GHz 下，阻抗哪怕波动 5%，反射都会明显变差。所以叠层尽量做到上下对称，包括铜厚、介质厚度和材料类型。

3. 过孔设计：56 GHz 下最容易被低估的环节

3.1 过孔残桩为什么在这个速率下变成大问题

过孔残桩（stub）本质上是一段开路的传输线，它会在某个频率产生谐振，谐振频率由残桩长度和介质的等效介电常数决定。残桩越长，谐振频率越低。到了 56 GHz，如果残桩长度超过大约 15 到 20 mil，它的谐振点就可能落进我们关心的频段里，造成插入损耗出现明显的凹陷，回波损耗急剧恶化。

我见过不少 112G 的设计，残桩长度在 30 mil 左右还能勉强跑通，因为谐振点在 40 GHz 以上，对 28 GHz 的 Nyquist 影响有限。但到了 224G，56 GHz 的 Nyquist 意味着残桩必须控制得非常短，通常要求残桩长度在 10 mil 以内，理想情况是做到无残桩（背钻到接近信号层）。

3.2 背钻的深度控制和实测偏差

背钻是控制残桩最常用的手段，但它不是万能的。背钻的深度控制有公差，板厂的背钻精度通常在正负 5 mil 左右，有些甚至更差。如果设计残桩目标是 8 mil，实际做出来可能是 3 到 13 mil，这个波动在 56 GHz 下会带来明显的性能差异。

我的经验是，设计时不要把残桩目标定得太极限，留一点余量给板厂的公差。比如目标残桩 10 mil，设计时按 12 到 13 mil 来算，这样即使背钻偏浅一点，残桩也不会太长。同时要和板厂确认他们的背钻精度，最好让他们提供背钻后的切片报告，实测残桩长度。

另外，背钻的钻头直径也会影响。钻头太大会伤到信号层的焊盘，太小则背钻不干净。一般背钻钻头比过孔钻头大 6 到 10 mil 比较合适，具体要看板厂的工艺能力。

3.3 过孔阻抗匹配和反焊盘设计

过孔本身是一个阻抗不连续点，它的阻抗通常比走线低。在 56 GHz 下，这个不连续会造成明显的反射。改善的方法主要有两个：一是调整反焊盘（anti-pad）的尺寸，二是优化过孔周围的接地过孔布局。

反焊盘越大，过孔的等效电容越小，阻抗越高。但反焊盘太大会削弱参考平面的完整性，影响返回路径。一般反焊盘的直径比过孔焊盘大 8 到 12 mil 比较常见，具体要通过 3D 电磁仿真来优化。接地过孔的作用是提供返回路径，降低过孔的电感。通常在每个信号过孔周围放 4 到 8 个接地过孔，距离信号过孔越近越好，但要注意不要和反焊盘冲突。

注意：过孔的设计不能只靠经验公式，56 GHz 下必须做 3D 全波仿真。我见过太多案例，按经验公式算出来的过孔在仿真里回波损耗差了 5 dB 以上。

4. 封装基板：被忽视的损耗大户

4.1 封装基板和 PCB 的边界在哪里

很多人做链路预算时，把封装当成一个黑盒，只给一个插入损耗值。但到了 224G，封装基板的走线损耗、bump 的寄生参数、BGA ball 的寄生参数，每一项都需要单独考虑。封装基板的走线通常比 PCB 走线更细，介质更薄，单位长度损耗更大。一段 5 到 10 mm 的封装走线，损耗可能和 PCB 上 50 mm 的走线相当。

封装和 PCB 的边界，一般定义在 BGA ball 的焊点处。但实际设计中，BGA ball 本身的寄生电感、PCB 焊盘的电容、过孔的阻抗，都会在这个边界上产生不连续。所以做仿真时，最好把封装和 PCB 联合起来做，而不是分开做再拼接。

4.2 封装基板材料的选择逻辑

封装基板材料的选择逻辑和 PCB 类似，但约束更多。封装基板通常用 ABF（Ajinomoto Build-up Film）作为介质，它的 Df 比 PCB 材料低，但 Dk 较高，走线更细。到了 224G，封装基板也需要用低损耗的 ABF 材料，普通 ABF 在 56 GHz 下的损耗可能比低损耗 ABF 高出 30% 以上。

封装基板的层数通常比 PCB 多，走线密度也更高，这意味着过孔更多、更密。封装基板上的过孔通常是微孔（microvia），直径很小，残桩问题相对好一些，但微孔的可靠性需要关注。另外，封装基板的铜箔粗糙度也很关键，低粗糙度铜箔在封装基板上同样重要。

4.3 BGA 出线方式对性能的影响

BGA 出线方式是封装和 PCB 交接区域的关键。常见的出线方式有 dog-bone、via-in-pad、以及直接过孔出线。dog-bone 出线会引入一段额外的走线，增加损耗和不连续；via-in-pad 可以缩短走线，但工艺复杂，成本高；直接过孔出线性能最好，但对 PCB 的过孔设计有要求。

在 224G 下，我倾向于推荐 via-in-pad 或者直接过孔出线，尽量减少 BGA ball 到过孔之间的走线长度。如果必须用 dog-bone，那这段走线要尽量短，并且要做阻抗匹配。BGA ball 的直径和间距也会影响，间距越小，出线越困难，串扰也越难控制。

5. 串扰和阻抗控制：56 GHz 下的新挑战

5.1 串扰在 56 GHz 下为什么更难控

串扰分为近端串扰（NEXT）和远端串扰（FEXT），在 56 GHz 下，两者的影响都比 28 GHz 时更严重。原因是频率越高，容性耦合和感性耦合都增强，而且走线之间的相位关系变化更快，导致串扰的频谱特性更复杂。

控制串扰的手段主要有：增加走线间距、加地线隔离、减小并行长度、以及使用差分对。在 224G 下，差分对内的两根线间距通常要控制在 3 到 5 倍线宽以内，差分对之间的间距要更大，一般建议至少 5 倍线宽，最好 8 倍以上。如果空间允许，在差分对之间加地线隔离效果更好，但地线要足够宽，并且要打过孔接地，否则反而会变成耦合路径。

5.2 阻抗控制：85 欧姆还是 100 欧姆

224G PAM-4 的差分阻抗目标，常见的有 85 欧姆和 100 欧姆两种。85 欧姆的走线更宽，损耗更小，但和很多现有系统的 100 欧姆不兼容。100 欧姆的走线更窄，损耗更大，但兼容性好。选择哪个，取决于整个链路的阻抗规划。

我的建议是，如果整个链路（芯片、封装、PCB、连接器）都能统一到 85 欧姆，那 85 欧姆在损耗上更有优势。但如果中间有 100 欧姆的环节，那就要做阻抗匹配，匹配网络本身也会引入损耗和不连续。所以最好在系统规划阶段就确定阻抗目标，避免后期被迫做匹配。

阻抗控制的精度在 56 GHz 下要求更高。通常要求阻抗波动在正负 5% 以内，有些严格的场景要求正负 3%。这意味着走线宽度、介质厚度、Dk 的控制都要更精确。PCB 板厂的阻抗控制能力需要提前确认，最好让他们提供阻抗测试报告。

5.3 差分对内的偏斜控制

差分对内的偏斜（skew）在 56 GHz 下会直接转化为共模噪声和插入损耗的恶化。偏斜的来源包括走线长度不一致、过孔数量不一致、以及材料 Dk 的不均匀。一般要求差分对内的偏斜控制在 1 到 2 ps 以内，对应到走线长度大约是 5 到 10 mil。

实际设计中，差分对内的两根线要尽量等长，过孔要对称放置。如果必须做蛇形补偿，蛇形的幅度和间距要控制好，避免引入额外的损耗和不连续。我见过一些设计，蛇形补偿做得太密，反而在 56 GHz 下产生了谐振，得不偿失。

6. 仿真和实测：怎么验证设计是否真的能跑 224G

6.1 3D 电磁仿真的设置要点

到了 224G，2D 仿真已经不够用了，必须做 3D 全波仿真。仿真的设置有几个关键点：一是材料参数要准确，Dk 和 Df 要随频率变化，不能用单一值；二是铜箔粗糙度要建模，很多仿真工具支持粗糙度模型；三是过孔和 BGA 区域要精细建模，不能简化太多。

仿真的频率范围要覆盖到至少 3 倍 Nyquist，也就是 168 GHz 以上，这样才能看到高次谐波的影响。仿真的收敛性也要注意，56 GHz 下网格要足够细，否则结果不可信。我一般会做网格收敛性检查，把网格加密一倍，看结果变化是否在可接受范围内。

6.2 实测中的夹具和校准问题

实测 224G 通道，最大的挑战是测试夹具和校准。56 GHz 下，普通的 SMA 连接器和电缆已经不够用了，需要用 1.85 mm 或更小尺寸的连接器，电缆也要用低损耗的。校准要用 SOLT 或 TRL，校准件的质量直接影响测量精度。

夹具的设计也很关键，夹具本身的损耗和不连续要尽可能小，并且要在校准中去除。我见过不少案例，测出来的损耗里有一大半是夹具贡献的，导致对通道性能的误判。所以实测时一定要先测夹具本身，确认夹具的性能，再做通道测量。

6.3 眼图和 BER 的测试方法

224G PAM-4 的眼图测试，需要用支持 PAM-4 的误码仪和示波器。眼图的测试要关注几个指标：眼高、眼宽、信噪比（SNR）、以及 TDECQ。TDECQ 是 PAM-4 特有的指标，它综合了噪声、抖动和线性度，是判断发射机性能的关键。

BER 的测试通常用 PRBS 码型，224G 下常用 PRBS13 或 PRBS15。测试时要确保码型的频谱覆盖足够宽，并且要注意码型对结果的影响。我一般会测多个码型，看结果是否一致，避免码型相关的伪影。

7. 一些实操中的经验和踩过的坑

7.1 板厂沟通：别假设他们懂 224G

做 224G 的板子，板厂的选择很重要。不是所有板厂都能做 56 GHz 的板子，有些板厂虽然能做 112G，但到了 224G，他们的工艺能力、材料库存、测试设备都可能跟不上。我在项目里遇到过板厂把 HVLP 铜箔换成普通铜箔的情况，理由是"库存没有"，结果损耗直接超标。

所以和板厂沟通时，要明确几个点：材料的型号和等级、铜箔的类型、背钻的精度、阻抗控制的公差、以及他们是否有 56 GHz 的测试能力。最好在打样前做一次技术评审，把关键要求写进工艺文件，并且要求他们提供切片和测试报告。

7.2 连接器和电缆：链路里的隐形杀手

224G 的链路里，连接器和电缆往往是被忽视的环节。56 GHz 下，连接器的阻抗不连续、电缆的损耗，都可能成为瓶颈。我见过一个项目，PCB 和封装都做得很好，但连接器选型不当，导致整个链路跑不通。

连接器的选择要看它的带宽、阻抗、以及回波损耗。电缆要看它的损耗和相位稳定性。最好让连接器和电缆的供应商提供 56 GHz 以上的 S 参数，自己代入链路预算算一遍。如果供应商提供不了，那就要谨慎。

7.3 热设计：高速和高温的相互影响

224G 的芯片功耗通常很高，热设计不能忽视。温度升高会导致材料的 Dk 和 Df 变化，进而影响阻抗和损耗。同时，高温还会加速材料老化，影响长期可靠性。所以做 224G 设计时，要把热设计一起考虑，确保工作温度下性能仍然达标。

我一般会在仿真里做温度扫描，看 Dk 和 Df 变化对性能的影响。如果影响大，就要选温度稳定性好的材料，或者在系统层面做散热设计，把温度控制在合理范围内。

7.4 测试点的设计：别让测试点毁了通道

224G 的通道上，测试点的设计要非常小心。测试点会引入寄生电容和电感，在 56 GHz 下可能造成明显的反射。如果必须加测试点，要尽量小，并且要做仿真验证。我见过一些设计，测试点的反射导致眼图闭合，最后不得不把测试点去掉，改用其他测试方法。

如果可能，尽量用非接触式的测试方法，比如近场探头或者光学方法。如果必须用接触式测试点，那测试点的设计要和通道设计一起做仿真，确保不影响通道性能。

8. 从 112G 迁移到 224G 时最该先改的三件事

如果你现在手上有一个 112G 的设计，想迁移到 224G，我建议先改这三件事。第一是材料，把 PCB 和封装基板的材料升级到超低损耗等级，铜箔换成 HVLP。第二是过孔，把残桩控制到 10 mil 以内，最好做背钻，并且做 3D 仿真优化。第三是封装和 PCB 的交接区域，把 BGA 出线方式改成 via-in-pad 或直接过孔，减少走线长度。

这三件事做完，链路预算通常能改善 5 到 8 dB，基本能满足 224G 的裕量要求。剩下的就是细节优化，比如串扰控制、阻抗匹配、以及测试验证。整个过程需要仿真和实测反复迭代，不能指望一次成功。

我个人在实际操作中的体会是，224G 的设计没有捷径，每一个环节都要算清楚、仿真验证、实测确认。那些在 112G 下可以"差不多就行"的地方，到了 224G 都会变成问题。所以做 224G，心态上要更严谨，工具上要更依赖仿真，沟通上要更依赖和板厂、封装厂的紧密配合。