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1. 从一块T35F324开始，聊聊为什么要在FPGA里折腾PLL锁相环

做FPGA开发的人都会碰到一个绕不过去的话题：时钟。一个系统里往往同时存在多个频率的器件——传感器需要24MHz，DDR需要200MHz，逻辑核心又想要100MHz来满足时序收敛，外部晶振却只有一个50MHz。如果没有PLL（Phase-Locked Loop，锁相环），你就只能靠分频硬凑，或者干脆多买几颗晶振，板子还没跑起来，成本和面积先崩了。

PLL这类模拟硬核IP放在FPGA内部，就是为了解决“板级时钟资源有限，片上时钟频率需求多样”这个矛盾的。它能把一个低频参考时钟倍频成高频、生成多路不同频率和相位的时钟输出。这一次我拿到的板子，主控芯片正是易灵思（Efinity）生态里的T35F324，TFBGA324封装，逻辑规模约3.5万LUT4级别（Trion T35系列），内部带了真正的PLL硬核资源。不是用逻辑拼出来的分频器，而是片子里的模拟锁相环模块，性能和稳定性都是LUT逻辑分频不能比的。

这篇文章就基于我实际跑完的一轮完整流程，把PLL的IP配置、参数解析、代码例化、板级验证和踩坑记录全部拆开讲清楚。适合的人：刚接触易灵思、从Xilinx/Altera生态转过来、或者正在做大中型项目中需要多个时钟域但之前只靠分频“苟活”的开发者。

2. T35F324的PLL硬核究竟长什么样，先看懂再动手

2.1 易灵思T35系列架构里，PLL放在哪个位置

易灵思没有使用传统FPGA那种“把一堆CLB和一个PLL硬放一起”的粗颗粒布局，Trion架构里所有模块都通过交换网络（Switch Box）互连，PLL属于片上的硬核模拟外设。T35F324这块芯片内部集成有PLL，配合全局时钟网络（Global Clock Network，GCLK）和边缘时钟网络（Edge Clock，ECLK）一起使用。

从开发者的角度，你不需要关心PLL在硅片上的物理位置在哪里，但你必须清楚一点：PLL的参考时钟输入，通常来自专用时钟引脚，或者内部特定位置的时钟网络。这意味着你写代码时不能随便找一个GPIO把时钟接进来就给PLL，引脚约束错了，PLL要么锁不住，要么参考时钟毛刺多到完全没法用。

T35F324上有多个PLL，具体数量跟封装型号有关，F324封装资源相对丰富，扣除用户IO后PLL数量足够覆盖“一个系统使用2~3个独立时钟域”的常见需求。核心逻辑频率在几百MHz量级，PLL输出频率上限主要受限于工艺和电源电压，详细参数要以官方数据手册为准。

2.2 易灵思PLL能做什么，不能做什么

从整体上讲，PLL在FPGA里最常见的四大用途：

• 频率合成：从一个基准时钟，倍频/分频产生需要的目标频率。
• 时钟去偏斜：通过反馈消除时钟树延迟，让片上时钟和外部接口时钟对齐。
• 相移调整：多路同频但不同相位的输出，用于DDR等源同步接口。
• 抖动滤除：对输入时钟做一定程度的抖动清洗。

但在易灵思这颗T35F324上，需要特别谨慎的一点是：它不像Xilinx的MMCM或Altera的PLL那样有极其丰富的动态重配置接口，易灵思的PLL配置主要在接入IP时静态完成。如果你希望运行过程中动态改变分频系数实现变频，原生的PLL硬核支持比较有限，通常要靠多个PLL输出然后使用时钟切换（Clock Switchover）方案，或者放弃PLL改用内部逻辑做动态分频。

2.3 在Efinity里，PLL以什么形式出现

易灵思的集成开发环境叫Efinity，它的IP生态和Xilinx Vivado的IP Catalog、Intel Quartus的Platform Designer不一样。Xilinx有Clocking Wizard，Quartus有ALTPLL，Efinity里则是通过IP Manager，找到Clock/PLL相关条目来生成。生成后你会得到一个Verilog包装文件（通常叫pll_core或者你自己命名的顶层封装），中间例化了易灵思厂家的PLL原语。

整个配置过程不是“图形界面上拖一拖就完事”，而是需要理解参数背后的含义，否则你配置出来的PLL在实际电路里可能根本不在预期频率上工作，仿真能过但上板就不起振。这是很多新手最容易掉坑的地方。

3. 动手流程：用Efinity IP Manager生成PLL，一步一步走

3.1 新建工程与IP Manager的入口

在Efinity里新建工程（T35F324器件选择），完成之后在菜单栏找到IP Manager并打开。界面会显示当前工程已有的IP列表，此时还是空的。点击New IP或类似按钮进入IP选择界面，在分类中找到Clock或PLL条目，确认进入PLL配置向导。

讲一个细节：在Efinity中，IP生成后通常会有一个.fpc文件（FPGA参数配置文件）或.prj文件里绑定了一个.ip定义，这些文件不要手工编辑，也不要随便移动位置，否则工程打开会找不到IP。我习惯建一个独立目录放工程文件，IP默认跟着工程走。

进入PLL配置向导后，第一屏通常要求你选择PLL数量——是的，Efinity允许你在同一个IP核中例化多个PLL实例，这个设计很贴近实际工程需求。

3.2 参考输入时钟的设置，为什么输入频率范围很重要

在配置界面中，输入参考时钟（Reference Clock）是最关键的参数。你根据板子上的晶振频率填，常见的是50MHz或25MHz。T35系列PLL的输入频率范围通常覆盖几MHz到几百MHz，具体上下限请以手册为准。填写时有一个很容易踩的坑：如果你填的输入频率不在PLL规范范围内，有些版本的工具并不会直接报错，而是以“警告”形式提示，你点确定后继续往下配，最后生成的PLL输入实际上无法锁定或者锁定时间异常长。

所以给自己定一条铁律：配置之前把T35F324的数据手册翻出来，把PLL输入频率范围写在一张便利贴上贴在显示器旁边。输入频率填完之后，工具通常会给出该PLL的VCO（压控振荡器）可覆盖范围，如果目标频率计算出的倍频系数超出VCO范围，它会用红色标出，这时你需要调整中间分频值。

3.3 输出频率与分频系数的逻辑关系

在这个界面，你会看到类似“Output Clock”的设置。对于每一路输出，你可以指定它来自PLL的哪个分频器。需要明白的基本关系是：

PLL内部先经过一个参考分频器（Ref Divider，通常叫R分频），将输入时钟分频到鉴相器（Phase Detector，PD）的比较频率，然后VCO对这个比较频率进行整数倍或小数倍的倍频，得到VCO输出频率，再经过输出分频器（Output Divider，通常叫O分频）分频到最终输出频率。

它们的关系大致可以表示为：输出频率 = 输入频率 ÷ R分频 × N倍频 ÷ O分频。

你在工具界面里看到的是“要求输出时钟输出频率=xxx MHz”，工具自动帮你算出R/N/O参数。我建议各位在配置时打开“显示实际分频系数”之类的选项，看看生成的R/N/O是否为整数值。如果发现工具为了凑频率使用了小数倍频，需要谨慎：虽然现代PLL支持小数分频，但小数分频的抖动特性通常不如整数分频。如果PLL输出是给高速接口用，尽量选整数倍频参数。

3.4 复位与锁定信号的正确处理

Efinity的PLL配置界面里，通常有对PLL Reset信号和Locked/Lock信号的设置。Reset是PLL的异步复位输入，Locked输出则指示PLL是否完成锁定。

这里至少有两条经验值得写出来：

• Locked信号在电路启动时会有一段不确定时间，通常从复位释放开始计算，几微妙到几毫秒不等。不要用Locked信号直接做系统复位，否则当PLL因为输入时钟抖动短暂失锁又重锁时，你的电路可能被莫名其妙复位，状态全丢。
• 更好的做法是产生一个“Locked延迟上升沿”的复位脉冲，具体就是Locked信号后接一个移位寄存器延迟，再与Locked本身做逻辑生成POR（Power On Reset）脉冲。或者直接用外部系统复位源，PLL的Locked只作为状态指示或告警。

3.5 生成PLL之后，文件结构发生了哪些变化

点击Generate后，Efinity会在你设定的IP目录下生成一系列文件。典型的有：

• 一个Verilog顶层文件（比如pll_core.v），它对你屏蔽了底层原语细节，给你一个干净的接口。
• 可能的底层原语文件或网表文件，这部分通常不需要你修改。
• CST引脚约束或SDC时序约束中可能需要手动补充的内容。

在工程综合设置中，你需要把这个IP的源文件包含进综合。通常Efinity会自动添加这些文件到工程中，但如果你手动管理文件列表，就要注意了：少加了IP的网表或仿真模型，综合会报找不到模块，仿真则会报黑盒或找不到PLL模型。

4. 代码篇：在RTL中例化PLL，并且安全地使用多路输出

4.1 例化模板的解读

假设你把它命名为pll_core，生成的Verilog顶层接口大概是下面这个样子：

module pll_core ( input logic ref_clk, input logic pll_rst_n, output logic out_clk_0, output logic out_clk_1, output logic pll_lock ); pll_primitive #( .REF_CLK_FREQ(50.0), .OUT_CLK_0_FREQ(100.0), .OUT_CLK_1_FREQ(200.0) ) u_pll ( .ref_clk(ref_clk), .pll_rst_n(pll_rst_n), .out_clk_0(out_clk_0), .out_clk_1(out_clk_1), .pll_lock(pll_lock) ); endmodule

大家注意几个接口命名习惯：pll_rst_n是PLL的异步复位，低电平有效，这个是易灵思原语常见的命名方式，和Xilinx的reset高有效习惯不同，刚转过来的朋友非常容易在复位极性上搞反。

out_clk_0和out_clk_1对应你在IP配置里设定的两路输出。pll_lock与前面说的一致，用于指示PLL是否锁定。

4.2 上电复位序列怎么设计

有了PLL以后，一个常见困惑是：到底要不要等Locked信号？

我推荐的做法是分场景：

• 如果你的系统中存在外部复位按键或Watchdog，可以把外部复位作为整个系统的主复位，PLL的锁定状态只用来做后级时钟的使能门控。
• 如果系统没有外部复位，只依赖上电，那么需要做一个简单的“上电复位+Locked”组合延长复位时间：Locked拉高后，再延迟至少几十个时钟周期释放复位。

这样做的好处是避免PLL启动阶段输出时钟还未稳定时，逻辑就开始跑，可能导致状态机初始化错误。

4.3 多时钟域里的时钟使能，不要只靠全局复位

T35F324的全局时钟网络那么多条，PLL生成的时钟输出完全可以直接接入全局时钟网络（GCLK）走线，给各模块提供时钟。

但是如果你做的是一个较大的工程，两个PLL时钟域（比如100MHz和200MHz）之间需要同步，建议不要用全局复位“一遍全复位”。更好的做法是：

• 先让两个PLL都锁定；
• 然后产生一个全局时钟稳定信号；
• 再对各模块的复位按依赖关系依次释放。

4.4 仿真模型的行为差异

Efinity为生成的PLL提供了仿真模型，在ModelSim/Vivado Simulator里可以直接用。仿真模型通常不会模拟真实的VCO起振过程，但会有锁定延迟模拟。

这就带来实测中很关键的一点：仿真波形里PLL输出可能不是从时间0开始就有效，Locked信号在开始一段时间内保持低电平，之后才拉高。如果你用PLL输出做时钟，但在波形里看不到，先检查Locked是否已经拉高了。如果一直不拉高，再回头查参考时钟是否正确接入。

我自己仿真时，喜欢把仿真时间设置长一点，至少跑到PLL Locked拉高后再跑几百个周期，避免因为Locked还没有拉高而误判逻辑错误。

5. 综合与时序约束：PLL配置完了，约束不到位也白搭

5.1 SDC里对PLL输出的约束

在Efinity中，PLL IP生成后可能会自动创建并添加一部分时序约束。但实践中我发现它并不总能自动识别出所有输出的目标频率，尤其当你把PLL输出作为另一个IP（如DDR控制器）的参考时钟时，更需要在SDC里手工补充。

在易灵思的Efinity里，SDC约束文件通常叫xxx.sdc，或者被工程设置引用。你需要为每个PLL输出时钟定义create_clock。举个例子：

create_clock -name clk_ref -period 20.0 [get_ports ref_clk] create_clock -name clk_100m -period 10.0 [get_pins u_pll/out_clk_0] create_clock -name clk_200m -period 5.0 [get_pins u_pll/out_clk_1]

注意写法是get_pins还是get_ports，取决于实际网表层次。建议综合后用report_clocks或查看时序报告确认时钟已经正确衍生。

5.2 引脚分配：参考时钟引脚不是随便选的

PLL参考时钟的输入引脚有讲究。T35F324上存在专用时钟引脚，它们连接到了PLL的专用输入路径，保证了信号到达PLL的路径最短、抖动最小。选IO时尽量用这些专用时钟引脚作为晶振输入。

实际项目里，如果晶振被接到一个普通IO上，Efinity在布局布线时可能仍然能通过内部路径把信号引到PLL输入，但走线会经过可编程互连网络，延迟和抖动都变差，PLL锁定性能和输出相位噪声都会受影响。严谨的做法是查阅F324封装的引脚定义（pinout）文档，找到标注为MRCC/时钟输入的引脚，参考晶振连接到这些专用引脚上。

5.3 综合时序策略：PLL时钟约束的必要性

如果你的系统有多个异步时钟域，建议在SDC中对PLL输出时钟之间设置false path，而不是让时序分析器努力去收敛跨时钟域的路径。直接声明：

set_false_path -from [get_clocks clk_100m] -to [get_clocks clk_200m] set_false_path -from [get_clocks clk_200m] -to [get_clocks clk_100m]

但这里要克制：只有确认为异步跨时钟域的路径才需要做此约束。若是同步握手或FIFO跨时钟，仍然需要正确约束。千万不要图省事把所有跨时钟路径全部设为false path，那样会掩盖真正的时序问题。

6. 避坑指南：这五类问题我全踩过，你直接避开

6.1 复位极性搞反，PLL不锁定

这一点值得放在第一条。易灵思PLL的复位通常叫pll_rst，往往是高有效复位，但我们例化时受Xilinx习惯影响很容易写成了低有效复位，于是PLL永远处于复位态，Locked永远不拉高。我的排查方法是：上板调试时直接用逻辑分析仪抓Locked信号，如果一直是低，第一个怀疑对象就是复位极性。

另外，PLL复位信号如果有毛刺，也会干扰PLL锁定。建议复位信号经过一级寄存器同步后再接到PLL复位端。

6.2 输入频率写错，导致PLL输出就是不对

配置PLL时输入频率必须严格匹配外部晶振的实际频率。我曾经因为板子晶振频率是48MHz，但配置界面里填了50MHz——因为两者很接近，输出频率虽然接近期望值却始终有一点点偏差，串口通信时不时出错。排查到最后才发现是参考频率填错了。

所以拿到一张新板子，第一件事是好看原理图确认晶振频率，而不是凭记忆填写。

6.3 Locked信号直接当复位用，系统运行时序时好时坏

前文提到过，这里再强化一次：Locked信号拉高之后，PLL输出时钟依然可能出现短暂的“微失锁”，尤其在供电有波动或者温度变化较大的环境中。直接把Locked接复位端，最典型的问题就是上板后运行一段时间系统偶尔重启一次，完全找不到规律。用延迟释放复位的方式可以大幅降低这种偶发故障的概率。

6.4 双路输出相位关系未确认，接口时序采集失败

在做接口时钟（比如ADC采样时钟）时，PLL的参考时钟和输出时钟之间存在一个初始相位偏移。易灵思PLL输出与参考时钟的相位对齐关系并不总是零延迟，需要看手册。如果设计里对采样点要求严格，建议通过约束指定相位偏移，或者用多路输出来产生不同相位的时钟，再配合采集逻辑选择最佳采样点。

我当时做ADC采样时，采出来的数据偶尔跳变，排查好久才发现是时钟相位没有对齐，后续改用PLL的第二路输出并配置了90度相移，把采样点对准了数据中间，问题就消失了。

6.5 PLL输出未接入全局时钟网络，时序收敛困难

PLL输出应该尽量接入GCLK全局时钟网络，然后再分发到各类触发器。如果输出时钟跟随普通逻辑走线，它的延时和偏斜很大，时序报告里经常出现高扇出路径收敛失败。Efinity通常会自动将PLL输出连接到可用的全局时钟资源上，但如果你在逻辑中对PLL输出做了额外的BUFG或时钟使能等操作，要确认这些操作没有破坏时钟网络。

6.6 快速定位“PLL不工作”的排查顺序

如果上板后时钟一条线都没有，可以按顺序排查：先查PLL复位引脚是否为正确电平，再查参考时钟引脚是否真正有波形，然后用示波器看PLL输出，最后检查Locked信号。如果方便，内部产生一个翻转LED指示Locked状态，也能帮你快速判断PLL是否锁定。

7. T35F324的PLL配合GCLK的工程技巧，实测下来很稳

7.1 多时钟管理时，把PLL资源规划清楚

在T35F324这颗芯片里，如果你需要生成多个频率，我建议在方案阶段就规划好：

• 主时钟域（逻辑核心）：100MHz
• 外设/接口时钟域：50MHz或75MHz
• 高速串行接口时钟：由独立PLL输出提供

在设计前端就确定每个PLL负责提供哪些频率，避免后面复用系统里到处滋生频率堆积。

7.2 功耗与性能的平衡

PLL本身是有功耗的，而且VCO工作在较高频率时静态功耗会增加。T35F324的PLL数量有限，如果你能通过一个PLL生成全部需要的频率，就不要例化三个PLL。多用一个PLL虽然方便但同时也增加了封装的内部噪声耦合概率，给电源滤波带来额外压力。

7.3 跨时钟域数据同步的推荐方案

如果你有两个由不同PLL输出驱动的模块需要通信，强烈建议加异步FIFO，而不是简单打拍。异步FIFO的读写时钟分别来自两个PLL，即便两者同源，它们的相位关系也不恒定。这个话题在易灵思的参考设计中很多见，我建议直接复用官方例程里的异步FIFO模块。

8. 完成PLL配置后，怎么验证它真的在工作

8.1 板级验证的三板斧

我上板验证PLL是否工作，通常会做三件事：

• 写一个简单的计数器，把PLL输出时钟分频后驱动一个LED，观察LED闪烁频率是否约为预期值。
• 用示波器或逻辑分析仪测量PLL输出引脚（如果引出了的话）。
• 利用Efinity的在线逻辑调试工具，用内部的Debug Core抓取PLL Locked信号和时钟计数。

实际项目中没有示波器的情况下，用LED闪烁法虽然粗略，但确实能帮助我们快速判断PLL是否输出时钟。

8.2 仿真验证的注意事项

仿真时，PLL模型通常会如实模拟Locked延时，而不会模拟真实VCO的全部行为。因此仿真通过并不代表硬件就一定没问题，但它能反映出你的例化接口、复位时序逻辑是否正确。

建议在testbench里这样进行上电激励：先拉高复位，等待1~10微秒，再释放复位，观察Locked变化。如果Locked在预期时间后拉高且输出时钟频率正确，仿真侧的冒烟测试就算过了。

9. 从T35F324的PLL到更大规模应用，经验还能怎么复用

从完成PLL配置到片上系统稳定运行，中间差的往往不是某个具体工具怎么点，而是对整个时钟系统的理解。理解了VCO、鉴相器、分频器的关系，理解了锁定时间、相位噪声、参考时钟抖动，换成高云、紫光或Lattice的片子思路也是相通的。易灵思Efinity的使用习惯一旦建立，再去看其他家的Clock Wizard或者PLL IP，你会觉得都是老朋友。

以我个人经验来说，T35F324上PLL配置流程走通一次之后，后续再接触易灵思Ti60系列或者更高端的FPGA，在时钟系统配置上基本不会花太多时间。最关键的一点还是要养成看数据手册和时序约束报告的习惯，工具界面只是表象，数据手册才是根基。