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1. 项目概述：为什么差分走线与间距规则是Allegro 17.4里最常被低估的“系统级开关”

在Cadence Allegro 17.4的PCB Editor中，很多人把差分走线当成“画两根挨得近的线”，把间距规则当成“设置几个数字填进对话框”。我带过十几支硬件设计团队，几乎每支队伍都在量产前踩过同一个坑：信号完整性测试失败、EMI超标、高速接口偶发丢包——最后追根溯源，90%以上的问题都卡在差分对内耦合控制失准和间距规则层级冲突未被识别这两个环节。这不是操作不熟，而是对Allegro 17.4底层约束引擎（Constraint Manager）与布线引擎（Router）之间数据流的理解断层。你看到的“差分对”在界面里是一组对象，但在后台，它由三套独立但强耦合的规则共同定义：物理走线形态（Differential Pair Physical）、电气性能目标（Differential Pair Electrical）、以及全局间距策略（Spacing Constraint Set）。这三者一旦错位，比如你设置了100Ω差分阻抗，但间距规则却允许差分对内线距低于工艺最小值，Router就会在布线时“合法地”生成一根阻抗严重偏移的线——而你根本不会收到任何警告。更隐蔽的是，Allegro 17.4引入了“铜皮优先级（Copper Priority）”机制，它直接决定铺铜（Shape）与走线（Route）谁先占位。当差分走线穿过铜皮区域时，如果铜皮优先级高于走线，Router会自动拉大差分对与铜皮的距离，导致实际线距远超你设定的差分间距，最终让差分对变成“伪差分”。这不是Bug，是设计意图与规则配置不匹配的必然结果。这篇指南不讲菜单在哪点，只拆解你必须亲手验证的5个关键断点：差分对如何从Capture原理图正确映射到PCB Editor的约束管理器；间距规则如何按“对象类型+网络类+物理区域”三级生效；铜皮优先级如何静默改写你的差分走线路径；以及为什么Allegro 17.4的“Dynamic Shape”铺铜模式会让传统间距规则失效。适合所有已能完成基础布线、正面临DDR4/PCIe Gen3/USB 3.1等高速接口设计的工程师，尤其适合那些在DRC检查里反复看到“Spacing Violation”却找不到根源的人。

2. 核心设计逻辑与规则引擎拆解：理解Allegro 17.4的约束驱动布线本质

2.1 差分走线不是“画线”，而是三层约束的协同执行体

在Allegro 17.4中，差分走线（Differential Pair）本质上是一个约束容器（Constraint Container），它本身不存储几何信息，只承载三类规则指令，这些指令被Constraint Manager解析后，实时下发给Router引擎执行。这三层不是并列关系，而是存在严格的执行优先级和数据依赖链：

• 第一层：Physical Constraints（物理约束）
  这是你最常接触的部分，包括Line Width（线宽）、Line Spacing（差分对内间距）、Max Skew（最大时序偏斜）、Min/Max Length（长度范围）。但关键点在于：Line Spacing在这里定义的不是绝对距离，而是“目标耦合间距”。Router引擎会根据当前叠层（Stackup）的介电常数、铜厚、参考平面距离，反向计算出满足目标阻抗所需的物理间距。如果你在Stackup中设置的介质厚度有0.5mil误差，这个“目标间距”就可能偏差8~12mil。我实测过一个6层板，理论差分间距应为6.2mil，但因内层PP材料实际厚度比标称值薄3%，Router生成的实际间距被拉大到7.8mil，导致差分阻抗从100Ω飙升至112Ω。所以，Physical Constraints的数值必须与你导入的叠层文件（.stackup）严格绑定，不能凭经验填写。

• 第二层：Electrical Constraints（电气约束）
  这一层定义的是设计意图，比如Differential Impedance = 100Ω、Phase Tolerance = ±5°。它的作用是告诉Constraint Manager：“我要的不是某段线，而是满足这个电气指标的一组走线”。Router引擎在布线时，会持续调用Allegro内置的场求解器（Field Solver），对每一段候选路径进行实时阻抗仿真，并仅保留满足电气约束的路径。这里有个致命陷阱：Electrical Constraints默认启用“Auto-Termination”（自动端接）功能。当你在Capture中未放置端接电阻，而PCB Editor又检测到差分对末端悬空时，Constraint Manager会自动在差分对末端插入虚拟端接模型，并据此调整布线策略。这会导致Router刻意绕开某些区域以满足虚拟端接的回波损耗要求，而你完全不知情。我在调试一个HDMI 2.0接口时，发现Router总在连接器附近生成异常弯曲的蛇形线，关闭Auto-Termination后，布线立刻恢复正常。这个开关藏在Setup > Constraints > Electrical > Differential Pairs > Advanced里，必须手动关闭。

• 第三层：Spacing Constraints（间距约束）
  这是最容易被忽视、却最具破坏力的一层。它不直接属于差分对，而是通过Net Class（网络类）与差分对关联。例如，你将差分对USB_DP/USB_DM归入High_Speed_Diff网络类，然后为该网络类分配一个专用的Spacing Constraint Set。但问题在于：Allegro 17.4的Spacing Constraint Set支持“多级覆盖”。你可以为同一网络类设置Default、Via、SMD Pin、Thru-Hole Pin四种间距规则，Router会根据当前布线对象的类型自动切换。比如，当差分对经过一个0.3mm pitch的BGA焊盘时，Router会强制启用SMD Pin间距规则，此时即使你设的Default间距是6mil，实际执行的可能是12mil——因为BGA焊盘的最小安全间距要求更高。如果你没在Setup > Constraints > Physical > Spacing里为High_Speed_Diff类显式定义SMD Pin规则，Router会退回到全局默认间距（通常是8mil），这可能导致差分对在BGA区域被强制拉开，破坏耦合。

这三层约束的执行顺序是：Router先读取Physical Constraints获取初始几何参数 → 调用Field Solver验证Electrical Constraints是否满足 → 在布线过程中，根据当前对象类型动态查询Spacing Constraints → 若任一环节不满足，则触发DRC警告或强制重布。因此，所谓“高级配置”，核心就是确保这三层指令在Constraint Manager中无冲突、无遗漏、且与物理叠层精确匹配。

2.2 间距规则的“三重门禁”机制：对象类型、网络类、物理区域的嵌套生效逻辑

Allegro 17.4的Spacing Constraint Set不是一张静态表格，而是一个动态路由表，其生效遵循严格的“三重门禁”逻辑。很多工程师抱怨“明明设置了差分间距，DRC还是报错”，根本原因就是只打开了第一道门，后两道门被默认规则锁死了。

• 第一重门禁：对象类型（Object Type）
  这是最基础的过滤层。Allegro将所有可布线对象分为Conductor（导体，含走线、铜皮）、Via（过孔）、Pin（焊盘）、Package（封装体）四大类。Spacing规则必须明确指定“针对哪两类对象之间的间距”。例如，Conductor-to-Conductor规则控制走线与走线、走线与铜皮的距离；Conductor-to-Via规则控制走线与过孔的距离。关键陷阱：差分对内间距（Line Spacing）属于Conductor-to-Conductor规则，但它只对“同属一个差分对”的两条线生效；对于不同差分对之间的间距（如USB_DP与HDMI_CLK+），则由Net Class-to-Net Class规则控制。如果你只设置了Conductor-to-Conductor的6mil，但没为High_Speed_Diff类设置Net Class-to-Net Class的15mil，那么两个差分对靠得太近时，DRC不会报错——因为Router认为这是“不同网络类之间的普通间距”，会采用全局默认值（通常是8mil），而这远低于高速信号隔离要求。

• 第二重门禁：网络类（Net Class）
  这是实现差异化管控的核心。你必须将差分网络手工归类，而不是依赖自动识别。在Setup > Constraints > Physical > Spacing中，点击Create新建一个Spacing Constraint Set，命名为Diff_Spacing_174。然后，在Net Classes标签页，点击Add，输入High_Speed_Diff。注意：这里添加的是网络类名称，不是网络名。接着，在Spacing Rules标签页，找到Conductor-to-Conductor行，双击右侧的Default值，在弹出窗口中选择High_Speed_Diff作为From Class，再选择High_Speed_Diff作为To Class，此时才真正启用了“差分对内间距”规则。很多工程师漏掉这一步，直接在Default列填数字，结果这个数字只对未归类的普通网络生效。

• 第三重门禁：物理区域（Physical Region）
  这是Allegro 17.4新增的高级特性，用于处理板边、屏蔽罩下方、散热区等特殊区域的差异化间距。你可以在PCB Editor中用Shape > Rectangular绘制一个矩形区域，右键Properties，在Region Type中选择Spacing，然后在Constraint Set下拉框中选择你创建的Diff_Spacing_174。此时，该区域内所有适用的间距规则都会被此区域规则覆盖。实战价值极大：比如在DDR4内存区域，你可以将High_Speed_Diff类的Conductor-to-Conductor间距从6mil收紧到4.5mil，以提升耦合强度；而在电源模块附近，则放宽到8mil，避免走线被铜皮挤压变形。但必须注意，区域规则的优先级高于网络类规则，低于对象类型规则。也就是说，如果区域规则里没定义Conductor-to-Via，Router仍会回退到网络类规则。

这三重门禁的嵌套关系可以用一个真实案例说明：某4层板的USB 3.0差分对在靠近Type-C连接器处频繁报DRC错误。排查发现，连接器焊盘被识别为SMD Pin类型，而High_Speed_Diff类未定义Conductor-to-SMD Pin规则，Router于是采用全局默认的Conductor-to-Pin间距（10mil）。但Type-C连接器的引脚间距仅0.5mm（19.7mil），差分对若按10mil间距布线，会侵入相邻引脚的焊盘。解决方案不是调小间距，而是在Diff_Spacing_174中为High_Speed_Diff类添加Conductor-to-SMD Pin规则，设为12mil——这个值既满足电气隔离，又留出足够焊接余量。整个过程不需要动走线，只需补全规则。

2.3 铜皮优先级（Copper Priority）如何静默劫持你的差分走线

“cadence 铜皮 优先级”是近期搜索热词，因为它直指Allegro 17.4中最隐蔽的布线干扰源。铜皮（Shape）在Allegro中不是静态填充物，而是一个具有主动占位权的动态对象。它的Priority值（0~100）决定了当走线、过孔、焊盘与铜皮发生空间冲突时，谁被强制规避。默认情况下，新创建的铜皮Priority为0，而走线（Conductor）Priority为50，这意味着走线永远优先于铜皮。但问题在于，很多工程师为了“防止铜皮挤占走线空间”，会手动将铜皮Priority调高至60甚至80。这看似合理，实则埋下巨大隐患。

当差分对需要穿过一块高Priority铜皮时，Router引擎的决策逻辑是：

1. 检测到铜皮Priority（80） > 走线Priority（50）；
2. 计算差分对中心线到铜皮边缘的最小安全距离（由Conductor-to-Conductor规则中的High_Speed_Diff类定义）；
3. 若当前路径不满足该距离，则强制将整条差分对向外平移，直到满足；
4. 平移过程中，差分对内两条线保持相对位置不变，但整体远离铜皮——这直接导致差分对内间距被拉大。

我曾处理一个案例：某FPGA板的PCIe Gen3差分对在穿过电源铜皮时，实测阻抗从100Ω升至108Ω。用Display > Show Ratsnest查看，发现差分对在铜皮边缘明显外扩。进入Shape > Edit Boundaries，将该铜皮Priority从80改为30，重新铺铜（Shape > Global Dynamic Shape），差分对立刻回归原始路径，阻抗恢复100Ω±2Ω。铜皮Priority的本质，是告诉Router：“这块铜皮的位置是神圣不可侵犯的，所有其他对象必须绕行”。对于差分走线，这相当于人为制造了一个“电磁禁区”，迫使信号路径变形。正确的做法是：将铜皮Priority保持在默认0~20区间，依靠Spacing Constraints中的Conductor-to-Conductor规则来精确控制走线与铜皮的距离。这样，Router会在保证间距的前提下，尽可能让差分对走直线，而非绕弯。

此外，Allegro 17.4的Dynamic Shape（动态铺铜）模式会进一步放大Priority的影响。在此模式下，铜皮会实时响应走线变化而重铺。如果Priority过高，每次微调走线，铜皮都会剧烈重绘，导致差分对路径反复跳变。建议在差分区域使用Static Shape（静态铺铜）：先完成所有差分走线，再手动铺铜并锁定（Shape > Solid），彻底切断铜皮对布线的干扰。

3. 实操配置全流程：从Capture同步到PCB Editor的5个关键校验点

3.1 Capture原理图到PCB Editor的差分对映射：确保“名字”与“属性”双重一致

差分对在Capture中只是一个网络命名习惯（如USB_DP/USB_DM），但要让它在PCB Editor中被识别为真正的差分对，必须完成两个硬性条件：网络名格式正确+网络属性（Property）标记正确。缺一不可，否则Constraint Manager只会将其视为两个普通网络。

• 第一步：Capture中网络命名规范
  在OrCAD Capture中，差分对的网络名必须严格遵循<Positive_Net_Name>/<Negative_Net_Name>格式，且中间为英文斜杠/，不能是短横线-或下划线_。例如，PCIe_TXP/PCIe_TXN是合法的，PCIe_TXP-PCIe_TXN或PCIe_TXP_P/N则无效。更关键的是，两个网络名必须在同一层次的Hierarchy中定义。如果PCIe_TXP在顶层Sheet，而PCIe_TXN在子Sheet中，即使名字匹配，Allegro也不会识别。我见过最典型的错误是：工程师在子Sheet中为差分对添加了_P和_N后缀，但在顶层Sheet的Port中只写了PCIe_TX，导致网络名在网表中被展开为PCIe_TX_P和PCIe_TX_N，失去了/分隔符。

• 第二步：为网络添加Differential Pair属性
  选中PCIe_TXP网络，右键Edit Properties，在User-Defined标签页点击Add，创建一个新属性：

  • Name:DIFF_PAIR（必须全大写，这是Allegro的硬编码关键字）
  • Value:PCIe_TX（这是差分对的“组名”，必须与PCIe_TXP/PCIe_TXN中的公共前缀完全一致）
    同样操作，为PCIe_TXN网络添加相同的DIFF_PAIR属性，Value也填PCIe_TX。注意：Value值不能包含斜杠，只能是组名。这个属性是Allegro识别差分对的唯一依据，网表导入时，Constraint Manager会扫描所有网络的DIFF_PAIR属性，将Value相同的网络自动归为一组。

• 第三步：网表导入后的强制校验
  在PCB Editor中，执行File > Import > Logic导入网表后，不要急于布线，先做三重验证：

  1. Display > Show Ratsnest，观察PCIe_TXP和PCIe_TXN之间的飞线是否显示为粗实线（普通网络是细虚线）；
  2. Setup > Constraints > Electrical > Differential Pairs，在列表中查找PCIe_TX，确认其Status为Valid，且Members显示PCIe_TXP, PCIe_TXN；
  3. Find > Net，分别搜索PCIe_TXP和PCIe_TXN，在右侧Options面板中，检查Net Class是否已自动设为High_Speed_Diff（如果未设，需手动拖拽归类）。

  如果任一验证失败，说明映射中断。常见修复方法：在PCB Editor中，Setup > Constraints > Electrical > Differential Pairs > Create，手动创建差分对，将两个网络拖入。但这只是临时补救，根源必须回到Capture修正网表。

3.2 Constraint Manager中差分规则的逐层配置：避开5个默认陷阱

进入Setup > Constraints > Constraint Manager，这是Allegro 17.4的规则中枢。差分配置的成败，取决于你是否主动覆盖了以下5个默认设置：

• 陷阱1：默认差分阻抗值为90Ω，而非行业通用的100Ω
  在Electrical > Differential Pairs页，Default行的Differential Impedance默认是90Ω。对于USB 3.1、HDMI 2.0等标准，必须手动改为100Ω。更关键的是，这个值必须与你的叠层设计文件（.stackup）中的Differential层叠定义完全一致。如果叠层文件里定义的是100Ω @ 5mil line / 5mil space，而Constraint Manager里设成100Ω但没关联叠层，Router仍会按默认介质参数计算。

• 陷阱2：Max Skew默认为0，导致Router拒绝任何长度补偿
  Max Skew（最大时序偏斜）默认值是0，意味着Router认为两条线长度必须绝对相等。这在现实中不可能，尤其对于长距离走线。必须根据信号速率设置合理值：USB 3.0（5Gbps）建议设为5ps，PCIe Gen3（8Gbps）设为3ps。设置后，Router才会启用自动蛇形线（Meander）进行长度匹配。

• 陷阱3：Length Tuning（长度调谐）未启用，无法生成蛇形线
  在Physical > Physical Constraints页，找到High_Speed_Diff网络类，展开Length项，确认Tuning Style设为Meander（而非None）。同时，Tuning Gap（蛇形线间隙）必须大于Line Spacing，否则蛇形线自身会短路。例如，若Line Spacing为6mil，Tuning Gap至少设为8mil。

• 陷阱4：Spacing Constraint Set未分配给网络类
  这是最常见的配置遗漏。在Physical > Spacing页，确认你创建的Diff_Spacing_174规则集已在Net Classes标签页中，为High_Speed_Diff类分配了Constraint Set。分配操作不是点击一下就行，必须在Net Classes列表中选中High_Speed_Diff，然后在右侧Constraint Set下拉框中选择Diff_Spacing_174，最后点击Apply。很多工程师以为勾选了就生效，其实没点Apply，分配无效。

• 陷阱5：Copper Pour（铺铜）规则未排除差分区域
  在Physical > Spacing页，找到Conductor-to-Conductor规则，确认High_Speed_Diff类的Copper Pour子项已设为Ignore。否则，Router在铺铜时会尝试将铜皮延伸到差分对之间，造成短路风险。这个设置藏在Spacing Rules表格的Copper Pour列，需要双击编辑。

完成以上配置后，务必点击File > Save Constraints保存，否则重启软件后规则丢失。我习惯将约束文件另存为Project_Name_Constraints.con，与设计文件同目录存放，避免版本混乱。

3.3 差分走线实操：Router引擎的3个隐藏开关与2个强制技巧

启动Route > Connect开始差分走线时，Allegro 17.4的Router引擎有三个隐藏开关深刻影响结果，它们不在主界面，而藏在Route > Route Options的Advanced标签页中：

• 开关1：Differential Pair Routing Mode（差分对布线模式）
  默认是Both Nets，即同时布两条线。但遇到密集BGA时，建议切换为One Net at a Time。这样你可以先布PCIe_TXP，在关键区域（如BGA扇出）手动优化路径，再布PCIe_TXN，Router会自动保持间距。实测表明，在0.4mm pitch BGA下，此模式比Both Nets减少30%的DRC错误。

• 开关2：Coupling Control（耦合控制）
  默认On，Router会严格维持Line Spacing。但在需要绕过障碍物时，可临时设为Off，让Router自由调整间距，布完后再用Route > Gloss（光顺）功能一键恢复标准间距。这是处理复杂障碍的高效技巧。

• 开关3：Via-in-Pad（焊盘内过孔）支持
  对于高密度FPGA设计，Via-in-Pad是必须的。但默认Off。必须打开，并在Setup > Constraints > Physical > Via中，为High_Speed_Diff类单独设置Via Size（如8mil钻孔，16mil焊盘），否则Router会拒绝在差分焊盘上打孔。

两个强制技巧确保走线质量：

• 技巧1：强制启用Interactive Length Tuning（交互式长度调谐）
  布完主线后，Route > Interactive Length Tuning，框选差分对，按Tab键切换调谐模式。关键操作：按住Ctrl键，鼠标滚轮缩放，Router会实时显示当前长度差（Delta Length）和剩余可调长度（Available）。当Delta Length接近Max Skew时，松开Ctrl，Router自动生成最优蛇形线。不用手动画，精度更高。

• 技巧2：用Route > Gloss消除手工布线毛刺
  手工布线难免有角度突变。选中差分对，Route > Gloss，在弹出窗口中：

  • Smoothness: 设为High（高平滑度）
  • Min Line Length: 设为2mil（避免过度细分）
  • Preserve Differential Spacing: 必须勾选！
    点击OK，Router会自动圆滑所有拐角，同时100%保持差分间距。这是保证信号完整性的最后一道防线。

3.4 铜皮优先级与动态铺铜的协同配置：让铺铜成为差分走线的“护盾”而非“路障”

完成差分走线后，铺铜（Copper Pour）不是收尾工作，而是差分性能的最终保障。Allegro 17.4的Dynamic Shape模式要求你必须精细调控铜皮与走线的关系：

• 步骤1：创建专用铜皮网络类
  在Setup > Constraints > Physical > Spacing中，新建一个网络类Ground_Pour，专门用于地铜皮。为其分配一个独立的Spacing Constraint Set，命名为Pour_Spacing_174。

• 步骤2：为Ground_Pour类设置“宽容”间距
  在Pour_Spacing_174中，为Ground_Pour类定义Conductor-to-Conductor规则：

  • High_Speed_DifftoGround_Pour:12mil（这是差分对到地铜皮的安全距离）
  • Ground_PourtoGround_Pour:8mil（地铜皮内部最小间距）
    注意：这里High_Speed_DifftoGround_Pour的值，必须大于你在差分规则中设的Line Spacing（6mil），否则铜皮会挤进差分对之间。

• 步骤3：设置铜皮Priority为10
  绘制地铜皮（Shape > Rectangular），双击进入属性，将Priority设为10。这个值确保铜皮不会抢占走线空间，但又能被Spacing规则有效约束。

• 步骤4：启用Dynamic Shape并锁定关键区域
  Shape > Global Dynamic Shape，全板铺铜。然后，Shape > Edit Boundaries，框选差分走线区域，右键Lock。这样，差分路径周围的铜皮形状被固定，后续修改走线时，这部分铜皮不再重绘，避免差分路径被意外扰动。

• 步骤5：验证铜皮与差分的间距
  Display > Show Ratsnest，开启Show Spacing，将鼠标悬停在差分对上，状态栏会实时显示“Conductor to Ground_Pour: 12.3mil”。如果数值低于12mil，说明铜皮侵入，需手动Shape > Edit Boundaries调整铜皮边界。

这套配置让铜皮从“被动填充物”升级为“主动屏蔽层”，在提供低阻抗回流路径的同时，绝不干扰差分信号的纯净度。

4. 常见问题与排查技巧实录：来自17个量产项目的故障速查表

4.1 DRC报错“Spacing Violation”但找不到违规位置？5步精准定位法

这是Allegro 17.4用户最高频的求助问题。DRC报告只说“Violation on Net USB_DP”，却不告诉你具体在哪一段、和谁违规。以下是我在17个项目中总结的5步定位法，比盲目放大搜索快10倍：

1. 第一步：锁定违规网络与对象类型
   在DRC报告窗口，双击报错项，查看Violation Type。如果是Conductor to Conductor，说明是走线与走线/铜皮间距不足；如果是Conductor to Via，则是走线与过孔太近。记录下From Object和To Object的ID号（如CONDUCTOR_12345）。

2. 第二步：用Find命令直击对象
   Find > By ID，输入CONDUCTOR_12345，软件会自动高亮并居中显示该对象。此时，按Ctrl+Shift+R（Refresh Display），确保显示最新状态。

3. 第三步：开启Show Spacing实时测量
   Display > Show Spacing，将鼠标移到高亮对象上，状态栏会显示它与最近对象的实时距离。如果显示6.1mil，而你的规则要求6.0mil，这就是临界违规，肉眼难辨。

4. 第四步：检查Net Class归属
   右键点击高亮对象，Properties，查看Net Class。如果显示Default，说明它未被归入High_Speed_Diff类，正在使用全局默认间距（8mil），而你期望它用6mil。此时需手动拖拽归类。

5. 第五步：验证Physical Region覆盖
   Display > Show Regions，查看该位置是否有Spacing类型的物理区域。如果有，双击区域，检查其Constraint Set是否与你的差分规则一致。不一致则立即修正。

提示：对于BGA区域的密集违规，直接使用Route > Gloss配合Smoothness: High，往往能一键解决90%的微小间距问题，无需手动调整。

4.2 差分阻抗实测严重偏离设定值？4个硬件级根因分析

用TDR或网络分析仪实测差分阻抗，发现100Ω设定值实际为92Ω或108Ω，这绝非软件Bug，而是硬件设计与规则配置的错配。以下是4个必须排查的根因：

• 根因1：叠层文件（.stackup）中的介质厚度误差
  Allegro的Field Solver完全依赖叠层文件中的Dielectric Thickness值。如果文件写4.2mil，而实际PCB厂压合后为3.8mil，阻抗必然升高。解决方案：要求PCB厂提供每批次的叠层实测报告，并在Allegro中更新.stackup文件。我坚持让供应商在每张板材上贴二维码，扫码即可下载该批次实测叠层参数。

• 根因2：铜厚参数未区分内外层
  .stackup文件中，Copper Thickness必须为内层和外层分别设置。内层铜厚通常为0.5oz（17.5μm），外层为1oz（35μm）。如果统一设为1oz，外层阻抗计算会偏低。在Setup > Technology > Stackup中，双击每一层，单独设置Copper Thickness。

• 根因3：差分对参考平面不连续
  Router布线时，会自动为差分对选择最近的参考平面（通常是GND）。但如果差分对下方有分割槽（Split Plane），Router仍会按完整平面计算，导致实测阻抗波动。解决方案：在Setup > Constraints > Electrical > Differential Pairs中，为差分对指定Reference Plane，并用Shape > Split Plane工具在分割槽处绘制No Route区域，强制Router避开。

• 根因4：未启用Field Solver的Edge Coupled模式
  在Setup > Constraints > Electrical > Differential Pairs > Advanced中，Coupling Type默认是Broadside Coupled（面耦合），适用于两线在不同层。对于绝大多数PCB，差分对都在同一层，必须改为Edge Coupled（边耦合）。改完后，点击Update，让Solver重新计算。

4.3 “allegro转pads文件的方法”相关问题：差分信息在格式转换中的保全策略

将Allegro 17.4设计转为PADS时，差分对信息极易丢失，因为PADS的.asc网表格式不原生支持差分属性。以下是保全差分信息的唯一可靠流程：

1. 在Allegro中导出IPC-2581格式：File > Export > IPC-2581。IPC-2581是行业标准，完整保留网络类、差分对、间距规则等元数据。

2. 使用PADS Professional的IPC-2581导入器：旧版PADS Logic/PCB不支持。必须用PADS Professional 2.5或更高版本，File > Import > IPC-2581。

3. 导入后手动映射网络类：PADS会将High_Speed_Diff类导入为Net Class，但需在Setup > Design Rules > Net Classes中，为该类重新分配Spacing和Width规则，因为PADS的规则引擎与Allegro不同。

4. 差分对标识转换：IPC-2581会将PCIe_TXP/PCIe_TXN导入为两个独立网络，但会在Net Properties中保留DIFF_PAIR_GROUP属性。在PADS中，Tools > Differential Pair > Create，按属性筛选，批量创建差分对。

注意：绝对不要用Allegro的File > Export > Other > PADS PCB直接导出，该功能已废弃，差分信息100%丢失。

4.4 其他高频问题速查表