企业官网建设流程全解析

1. 这不是“软件操作说明书”，而是一份真实项目里踩过坑、改过三次铺铜规则、被嘉立创工程师电话追问接地异常的AD布线实战笔记

Altium Designer，业内常简称为AD，是PCB设计领域绕不开的工具。但很多人学完基础操作后，一上手真实项目就卡在三个地方：布线时飞线乱跳像没头苍蝇、铺铜后信号完整性突然恶化、下单前发现Gerber文件里铜皮缺角或过孔没连上——这些都不是软件bug，而是对AD底层逻辑理解偏差导致的系统性失误。我带过的十几个硬件团队里，80%的新手第一次投板失败，问题都出在“布线-铺铜-下单”这个闭环里，而不是原理图画错。这篇内容不讲菜单在哪点，也不教快捷键怎么背，只拆解一个真实项目从布线决策到最终下单的完整链路：为什么星型接地在AD里不能靠手动拉线实现？为什么你设置的铺铜开窗在Gerber里消失了？为什么嘉立创提示“铜皮未连接”而你在AD里明明看到它连上了？所有答案都藏在AD的网络类（Net Class）、铺铜边界算法、DRC规则优先级和Gerber导出映射逻辑里。适合已经能新建工程、导入器件、摆好元件的中级使用者，也适合正被老板催着交板却卡在最后一步的硬件工程师。如果你还在用“Ctrl+Shift+G”盲目铺铜、靠肉眼判断是否连通、把下单当成点击“Export”按钮的瞬间动作，那这篇就是为你写的。

2. 布线与铺铜不是两个独立步骤，而是同一电气逻辑在不同抽象层级的表达

2.1 理解AD中“网络”才是布线与铺铜真正的指挥官

很多新手误以为布线是“画线”，铺铜是“填色”，这是最根本的认知偏差。在AD里，网络（Net）才是电路的真正实体，而走线（Track）、过孔（Via）、焊盘（Pad）、铺铜（Polygon Pour）都只是该网络在物理层的呈现方式。举个具体例子：一个GND网络，在原理图里它是一个符号，在PCB里它可能由以下部分共同构成——

• 所有标为GND的焊盘（IC地脚、电容负极、连接器引脚）
• 连接这些焊盘的走线（包括手工布的线、自动布线生成的线）
• 覆盖在顶层/底层的铺铜区域（Polygon Pour）
• 这些铺铜区域之间通过过孔（Via）连接形成的三维导电体

提示：AD的铺铜不是“画一块铜皮”，而是“定义一个网络在某一层的二维覆盖区域”。当你双击铺铜对象，Property面板里第一行显示的永远是“Net: GND”，而不是“Layer: Top Layer”。这意味着铺铜的电气属性完全继承自它所归属的网络，而非所在层。

这就解释了为什么你手动把GND铺铜画得再满，如果某个GND焊盘没被识别为GND网络（比如封装里焊盘名字写成“GND1”而非“GND”），AD就不会把它连进铺铜——因为网络匹配失败，不是铜皮没画到。同样，为什么星型接地在AD里无法靠“从主芯片地脚拉几根线到各模块”实现：这种手动走线只是创建了多个孤立的GND子网络（GND_CPU、GND_ADC、GND_RF），它们彼此不连通，AD的铺铜引擎会为每个子网络单独生成铜皮，结果就是铜皮割裂、回流路径混乱。真正的星型接地必须在原理图阶段就定义单一GND网络，并通过合理的去耦电容布局和铺铜策略，让电流自然按低阻抗路径返回。

2.2 布线策略的本质是控制“回流路径”，而非单纯连通两点

高频信号布线指南里反复强调“包地”“参考平面完整”，背后原理是电磁场理论中的镜像电流（Image Current）。当信号线在顶层走线时，其回流电流会紧贴在参考平面（通常是GND层）下方流动，形成镜像路径。这个镜像路径的宽度约等于信号线宽的3倍，且必须连续无缺口。一旦参考平面被分割（比如铺铜被挖空、过孔不足），回流路径被迫绕行，环路面积增大，辐射和串扰指数级上升。

我在做一款485总线接口板时吃过这个亏。当时为了避开一个定位孔，在GND铺铜上开了个矩形窗，结果实测RS485通信距离从1200米骤降到300米，误码率飙升。用近场探头扫描发现，缺口边缘形成了强辐射源。后来把开窗改成“T型桥接”——在缺口两侧各加两个0.3mm过孔，用细走线跨接，保持GND平面电气连续性，问题立刻解决。这说明：布线决策必须同步考虑铺铜的完整性。AD里的“布线”操作，本质是在为回流路径预留空间；而“铺铜”操作，本质是在为回流路径铺设高速公路。

2.3 下单前的“检查”不是流程环节，而是对AD内部数据模型的逆向验证

很多工程师把下单理解为“导出Gerber→上传嘉立创→付款”，这是危险的简化。Gerber文件只是AD内部数据模型（Database）的一次快照输出，它不包含网络拓扑、DRC规则、铺铜连接状态等元信息。当你在AD里看到铺铜连上了，但嘉立创提示“铜皮未连接”，大概率是因为：

• AD的铺铜在“视觉渲染”模式下显示连通，但实际DRC检查未通过（比如最小连接宽度设为0.2mm，而实际连接颈宽只有0.15mm）
• Gerber导出时，铺铜被转换为一系列填充多边形（Aperture），而某些微小连接在光绘精度下被舍弃（尤其当使用2:5格式时）
• 你隐藏了铺铜（View → Board Layers & Colors → Top Overlay → Hide），误以为没铺铜，其实它一直存在并参与DRC

所以，真正的下单检查，是三重验证：

1. AD内建DRC：运行Tools → Design Rule Check，重点看“Polygon Connectors”和“Un-Routed Net”错误
2. Gerber预览：用CAMtastic或免费的GC-Prevue打开导出的Gerber，逐层检查铜皮连接状态（特别注意过孔与铺铜交界处）
3. 实物比对：打印1:1的底片（Film），用放大镜观察关键连接点，这是最可靠的验证方式——因为嘉立创的光绘机也是这么读取Gerber的

3. 实操核心：从布线决策到铺铜设置再到下单交付的完整链路

3.1 布线阶段：用“网络类（Net Class）”替代手动调整，让规则驱动布线

手动设置每条线宽是低效且易错的。AD的Net Class功能，让你把具有相同电气特性的网络归为一类，统一管理其布线规则。以一个典型电源板为例：

• Power Nets：VCC_12V、VCC_5V、GND → 线宽1.2mm，最小间距0.3mm
• High-Speed Nets：USB_DP/DN、SPI_CLK → 线宽0.2mm，阻抗控制50Ω，差分对间距0.2mm
• Analog Nets：ADC_IN、REF_V → 线宽0.15mm，禁止跨越数字分割线，需包地

设置路径：Design → Classes → Net Classes → Add Class → 命名（如Power_Nets）→ 双击进入 → 在Members中Add Net → 输入网络名（支持通配符，如VCC*）

实操心得：不要在“Routing Width”规则里直接写死数值，而应创建“Width”规则，条件设为“InNetClass(‘Power_Nets’)”，值设为1.2mm。这样当新增一个VCC_3V3网络时，只要把它加入Power_Nets类，线宽自动生效，无需修改规则。我曾维护过一个2000+网络的工控主板，靠这套Net Class体系，布线规则调整时间从半天缩短到15分钟。

3.2 铺铜阶段：掌握“铺铜边界生成逻辑”与“连接策略”的黄金组合

AD铺铜的边界不是你画的多边形轮廓，而是由“铺铜对象边界”+“障碍物（Obstacle）”共同决定的。障碍物包括：

• 元件体（Component Body）：默认作为铺铜阻挡
• 走线（Track）：可设为“铺铜忽略”或“铺铜避让”
• 过孔（Via）：同理
• 文字（String）：通常忽略

关键参数解析：

开窗（Cutout）的正确做法：

• 错误：用“Place → Solid Region”画一个白色区域覆盖铺铜 → 这只是视觉遮挡，不影响电气连接
• 正确：用“Design → Board Shape → Define Board Cutout”或“Place → Polygon Cutout” → 这会在铺铜计算时真正排除该区域

我在做一款带金属外壳的WiFi模块时，需要在GND铺铜上为外壳固定孔开窗。最初用Solid Region，结果嘉立创制板后外壳与GND短路。后来改用Polygon Cutout，设置Cutout宽度0.5mm（大于钻孔公差），问题彻底解决。记住：所有影响电气性能的操作，必须作用于网络或铺铜对象本身，而非视觉图层。

3.3 下单前终极检查：一份可执行的“三阶验证清单”

这份清单是我带团队投板127次总结出的最小可行检查集，耗时不超过8分钟，但能拦截90%的下单事故：

第一阶：AD内建验证（2分钟）

• 运行DRC：Tools → Design Rule Check → Run Design Rule Check
  • 重点检查项：
    • Un-Routed Net：确保为0（未布线网络）
    • Polygon Connectors：确认所有铺铜连接符合设定（如Relief Spoke Width≥0.2mm）
    • Short-Circuit：检查是否有意外短路（常见于过孔与走线间距不足）
• 查看铺铜状态：右键铺铜 → Properties → 查看“Is Pouring”是否为True，“Net”是否正确，“Pour Over Same Net Polygons”是否启用

第二阶：Gerber预览验证（3分钟）

• 导出Gerber：File → Fabrication Outputs → Gerber Files
  • 层设置：Top Layer、Bottom Layer、Top Overlay、Bottom Overlay、Drill Drawing、NC Drill
  • 重要选项：
    • Use Protel Filename Extensions：勾选，确保嘉立创能自动识别层名
    • Include Un-Routed Net：不勾选，避免导出飞线干扰
• 用GC-Prevue打开所有Gerber：
  • 切换到GND层（通常是GTL或GBL），按Ctrl+F搜索“GND”，确认所有GND焊盘都被铜皮覆盖
  • 放大查看关键连接点（如主芯片地脚、电源入口），确认无“铜皮断裂”或“过孔悬空”

第三阶：实物级验证（3分钟）

• 打印1:1底片：File → Print → 设置Scale=1.0，Paper Size=A4，勾选“Print Selected Layers Only”，仅选GTL、GBL、GTO、GBO
• 用红蓝双色笔标记：
  • 蓝笔圈出所有GND焊盘
  • 红笔连接相邻焊盘，验证是否形成连续网络（重点看跨层连接点）
• 拿透光台（或手机闪光灯）照射，观察铜皮连续性——这是光绘机的真实读取视角

注意事项：嘉立创的“智能审查”系统会自动修正部分小问题（如微小短路），但不会修正网络连接缺失。曾有个项目，因一个0805电容的GND焊盘在封装里命名为“GND1”，导致整片GND铺铜未连接，嘉立创未报警，板子回来后全板无地，返工损失超2万元。所以，网络命名一致性是下单前最不可妥协的底线。

4. 常见问题与排查技巧实录：那些让工程师凌晨三点改板的“幽灵问题”

4.1 “铺铜明明连上了，为什么DRC报错Polygon Not Connected？”

这是AD最经典的“视觉欺骗”。根本原因在于：铺铜连接状态取决于DRC规则中的“Polygon Connect Style”设置，而非视觉渲染。排查步骤：

1. 右键铺铜 → Properties → 确认“Net”正确（如GND）
2. Design → Rules → Plane → Polygon Connect Style → 找到对应网络的规则
3. 检查“Relief Conductors”参数：
   • Spoke Width：连接颈宽，必须≥走线最小宽度（如设为0.2mm）
   • Spoke Length：连接长度，建议0.4mm（太短易断，太长影响散热）
   • Conductor Width：导体宽度，即Spoke Width
4. 关键陷阱：如果规则中“Relief Conductors”设为0，AD会强制用Direct Connect，但若焊盘尺寸小于0.2mm，仍会报错。此时应改为Relief Connect并调大Spoke Width

实测案例：一个STM32最小系统板，GND铺铜DRC报错。检查发现，规则中Spoke Width=0.1mm，而所有0402电容的GND焊盘尺寸为0.15mm×0.15mm，导致连接颈宽不足。将Spoke Width改为0.18mm后，错误消失。

4.2 “下单后嘉立创提示‘铜皮未连接’，但在AD里看起来完全连通”

这几乎100%是Gerber导出精度问题。根源在于AD的铺铜是矢量填充，而Gerber是光栅化输出。当铺铜连接颈过细（<0.15mm）或角度过锐（<30°）时，Gerber光绘会将其舍弃。解决方案：

• 前置预防：在铺铜规则中，设置“Minimum Prim Width”≥0.2mm，“Minimum Angle”≥45°
• 紧急修复：用嘉立创的“在线编辑”功能，在疑似断点处手动添加0.3mm×0.3mm的方形铜皮（Copper Area），并确保其Net属性为GND

实操心得：我习惯在布线完成后，用“Reports → Board Information”查看所有铺铜的“Min Connection Width”。如果出现<0.2mm的值，立即用“Edit → Select → Connected Copper”选中该区域，右键→Properties→增大Spoke Width。这比下单后返工省3天。

4.3 “如何给元件添加3D封装？为什么导入后3D模型悬浮在空中？”

3D封装缺失是AD新手第二大痛点。根本原因是：3D模型的原点（Origin）必须与PCB封装的焊盘中心对齐。常见错误：

• 从网上下载的STEP模型，原点在模型底部，而非焊盘中心
• 自建模型时，建模软件默认原点在世界坐标系(0,0,0)，未对齐焊盘

正确流程：

1. 在PCB库中双击目标封装 → 3D Bodies → Add → 选择STEP文件
2. 在弹出的“3D Model”窗口中：
   • X/Y Offset：设为0（确保X/Y方向居中）
   • Z Offset：设为焊盘厚度（如0.05mm），使模型紧贴板面
   • Rotation：X/Y/Z均设为0，除非模型本身需要旋转
3. 关键验证：按Shift+R切换3D视图，按Ctrl+Shift+鼠标滚轮缩放，观察模型是否与焊盘完全重合

我在导入一个Type-C连接器3D模型时，发现它悬浮2mm。检查发现Z Offset被误设为2mm。改为0.05mm后，模型严丝合缝。记住：所有3D模型的Z轴原点，必须落在PCB板厚的中间位置（即Z=0），否则装配仿真会出错。

4.4 “AD如何清理缓存？为什么改了封装库，PCB里还是旧版本？”

AD的缓存机制是“库引用绑定”，而非实时链接。当你修改PCB库中的封装，已放置的元件不会自动更新。清理步骤：

1. 关闭所有PCB文档
2. 删除AD安装目录下的Cache文件夹（路径如：C:\Users\用户名\AppData\Roaming\Altium\Altium Designer \Cache）
3. 重启AD → 打开PCB → Tools → Footprint Manager → Refresh All
4. 对每个需更新的元件，右键→Properties→Footprint→Browse→重新选择库中最新版本

注意事项：不要用Windows搜索删除“*.PcbLib.cache”文件，AD会自动生成新缓存。真正的缓存是内存中的引用映射，必须通过Footprint Manager刷新才能生效。我曾因跳过这步，导致一个项目用了错误的晶振封装，板子回来后起振失败。

5. 工具链延伸：从AD到嘉立创下单的无缝衔接实践

5.1 Gerber导出参数设置：一份嘉立创官方认证的配置清单

嘉立创对Gerber格式有明确要求，错误设置会导致“文件解析失败”。以下是经嘉立创技术客服确认的最优配置：

导出后，用嘉立创官网的“Gerber查看器”上传验证。如果提示“层名无法识别”，说明文件名不符合规范（如GTL层文件名必须含“GTL”或“TopLayer”）。

5.2 嘉立创下单实操避坑指南：从上传到确认的6个关键节点

1. 文件上传顺序：先传Gerber（.gbr），再传钻孔文件（.drl），最后传钢网文件（.gbr）。嘉立创系统按顺序解析，错序会导致钻孔错位。
2. 层名映射：上传后，系统自动匹配层名。若匹配失败（如GTL被识别为Bottom Layer），手动在“层名映射”中拖拽校正。
3. 板子尺寸确认：嘉立创默认按Board Outline裁板。务必在AD中用“Design → Board Shape → Define Board Cutout”绘制精确板框，否则系统会按最大外轮廓裁切。
4. 工艺选择：
   • 表面处理：HAL/Sn（喷锡）适用于一般板，ENIG（沉金）适用于BGA或高频板
   • 板厚：1.6mm是标准值，偏差±0.1mm；若选0.8mm，需确认供应商库存
5. 数量输入：嘉立创的“指定数量”功能，是指单块PCB的拼板数量（Panel Count），而非订单总数。例如，你要做10块板，每块板拼4片，则填4，系统自动计算总价。
6. 确认下单前最后一眼：点击“查看生产文件”，在嘉立创界面中用“层叠查看”功能，同时打开GTL和GBL层，用“测量工具”确认关键间距（如BGA球距、电源线宽），这是最接近真实生产的验证方式。

5.3 AD与嘉立创协同的终极技巧：建立自己的“投板检查模板”

我把每次投板的检查项固化为一个Excel模板，包含3个Sheet：

• Rule Sheet：记录本次项目的DRC规则（线宽、间距、铺铜参数），每次新项目复制粘贴，避免遗漏
• Check Sheet：结构化清单，含“AD内检”“Gerber预览”“嘉立创上传”三列，每项打钩确认
• History Sheet：记录每次投板的问题与解决方案（如“2023-10-15：GND铺铜开窗过大，导致EMI超标；改进：开窗边缘加2个0.3mm过孔桥接”）

这个模板让我团队的首次投板成功率从63%提升到98%，平均返工次数从1.7次降至0.2次。它不依赖个人经验，而是把隐性知识显性化、流程化。你可以直接拿去用，唯一需要做的，是把你的第一次踩坑记录填进去——这才是最值钱的部分。

6. 最后分享一个小技巧：用AD的“交互式布线”功能，5分钟搞定复杂飞线整理

很多工程师面对密密麻麻的飞线感到窒息，其实AD内置了一个被严重低估的功能：Interactive Routing → Fanout。操作路径：

1. 选中一个高密度BGA芯片 → 右键→Fanout Selected → 设置扇出参数（如Via直径0.3mm，线宽0.15mm）
2. AD自动为每个焊盘生成最短路径的扇出走线，并避开障碍物
3. 再用“Tools → Unroute → Connections”一键取消所有未布线，只保留扇出线
4. 此时飞线大幅减少，布线思路瞬间清晰

我试过一个144pin的STM32H7，手动扇出要2小时，用此功能15分钟完成，且路径更优。关键是：它生成的走线自动遵守当前Net Class规则，无需二次调整。这个功能不是万能的，但它能把布线从“体力活”变成“策略活”——你只需要决定哪里该打过孔、哪里该走表层，剩下的交给AD计算。真正的布线高手，不是画线最快的人，而是最懂如何让工具替自己思考的人。