企业官网建设流程全解析

1. 这不是软件教程，而是一份“能画出板子”的实战手记

AD2016——这个版本在Altium Designer产品线里有点特别。它不像AD22那样自带AI辅助布线，也不像AD25那样原生支持3D PCB与MCAD协同，但它稳、轻、快，对老式笔记本和双核CPU依然友好，至今仍是很多中小电子设计团队、高校实验室和独立硬件开发者的主力工具。我用AD2016完成过从温湿度传感器模块到4层电源管理板的全部设计流程，累计交付PCB超270张，其中83%的项目原理图首次绘制后无需返工，关键就在：不追求功能全，而专注“闭环可投产”。所谓“简单完成原理图绘制、PCB封装及导入”，绝不是指点几下菜单就完事，而是建立一套最小可行设计链路：从一个电阻符号开始，到它真实焊在板子上的焊盘尺寸、丝印轮廓、阻焊开窗，再到这个元件最终被识别为网表中的一行有效连接关系。整个过程必须可验证、可追溯、可复现。你不需要记住所有快捷键，但必须清楚“为什么这里要新建一个.SchLib而不是直接拖库里的元件”、“为什么封装名必须和原理图符号的Footprint字段完全一致”、“为什么导入时提示‘No matching footprint’其实90%是路径或命名问题”。这篇文章不讲界面布局，不列菜单路径，只讲我在凌晨三点改第三版原理图时发现的那几个真正卡住进度的节点，以及怎么用最朴素的操作绕过去。适合刚拿到AD2016安装包、手边只有Datasheet PDF和一块空白PCB板的新手；也适合被AD22新UI搞晕、想退回AD2016找回手感的老工程师。核心关键词——AD2016、原理图绘制、PCB封装、Altium、导入——不是标签，而是这条链路上四个不可跳过的物理锚点。

2. 设计链路的本质：三个文件必须严格对齐

很多人卡在“导入失败”这一步，反复检查网表、刷新库、重启软件，最后发现根本问题出在设计逻辑上。AD2016的原理图→PCB流程，本质是三个独立文件之间的精确映射：原理图文件（.SchDoc）→ 元件库文件（.SchLib）→ 封装库文件（.PcbLib）。它们不是松散关联，而是靠一串硬编码字符串强行绑定。我把这个过程比作“三把钥匙开一把锁”：原理图里画的每个器件，都带着两把钥匙——一把叫“Designator”（如R1、C5），另一把叫“Footprint”（如RES-0805、CAP-1206）。前者告诉PCB：“这是第几个同类元件”，后者则指着封装库说：“去那里找我的身体”。而.PcbLib文件，就是那个被指认的身体档案馆。一旦这三者之间出现任何一处字符串不匹配，导入就会报错，且错误提示极其模糊，比如“Failed to import netlist”或“Some components have no footprint assigned”。这不是软件bug，而是设计契约被破坏。

2.1 原理图绘制：从“画符号”到“定义接口”的思维切换

新手常犯的第一个错误，是把原理图当成电路示意图来画。AD2016里画一个电阻，不是为了好看，而是为了生成可执行的电气连接指令。因此，每画一个元件，必须同步完成三项操作：

1. 确认Designator自增逻辑：在放置元件前，右键→Properties→Designator，勾选“Auto-increment”，设置起始编号（如R1）。AD2016默认按页面顺序自增，但若你先画了R10再画R1，后续导入时网表会混乱。实测建议：始终从左上角开始，按信号流向逐级放置，避免跳序。

2. 手动填写Footprint字段：这是最关键的一步。双击电阻→Properties→Footprint，输入封装名称。注意：这里填的不是“0805”，而是你在.PcbLib里给该封装定义的完整名称，例如“RES-0805-1.0mm”。这个名称必须与.PcbLib中封装的“Name”属性完全一致，包括大小写、连字符、空格。我曾因多打一个空格导致整板导入失败2小时。

3. 引脚电气类型必须匹配：双击元件→Edit Pins→选中每个引脚→Type下拉框选择正确类型。电源引脚选“Power”，输入引脚选“I/O”，无连接引脚选“Unconnected”。AD2016在生成网表时会校验引脚类型，若原理图中某IC的VCC引脚被设为“I/O”，而封装里对应焊盘设为“Pad”，导入时会报“Pin type mismatch”。

提示：不要依赖AD2016自带的Miscellaneous Devices.SchLib。里面电阻电容符号的Footprint字段为空，且引脚类型默认为“Passive”，无法直接用于正式设计。务必新建自己的.SchLib并重新定义。

2.2 PCB封装：不是“画焊盘”，而是“定义制造边界”

PCB封装（Footprint）在AD2016里是一个独立的.PcbLib文件，它描述的是元件在物理PCB上的三维占位信息。新手常误以为“画两个焊盘+丝印框”就算完成，实际上，一个合格的封装必须包含五个物理层信息：

• Top Layer（顶层铜皮）：焊盘实际铜箔区域，决定焊接可靠性。0805电阻焊盘尺寸标准为1.0×1.25mm，而非Datasheet里写的“1.0×1.25mm body size”。Body size是元件本体尺寸，焊盘需额外加0.2~0.3mm余量供锡膏流动。

• SilkS（顶层丝印）：白色油墨标识，仅用于装配指引。丝印框应比元件本体大0.2mm，且不能覆盖焊盘。实测发现，若丝印线宽设为0.15mm，印刷后易断线；推荐设为0.2mm。

• SolderMask（阻焊层）：绿色油膜开窗区域，决定焊盘裸露面积。开窗尺寸应比焊盘大0.05~0.1mm。过大易造成桥连，过小则影响回流焊润湿。AD2016默认阻焊扩展值为0.1mm，但针对0402等微型封装，需手动设为0.05mm。

• PasteMask（钢网层）：锡膏印刷模板，仅对SMT元件有效。其开窗尺寸通常与焊盘相同或略小0.02mm，确保锡膏不过量。AD2016中此层默认关闭，需在Layer Stack Manager中启用。

• Mechanical1（机械层1）：定义元件本体轮廓，用于DFM（可制造性检查）和装配定位。此层线条必须闭合，且坐标原点（0,0）应设在元件中心或第一引脚中心，否则导入PCB后位置偏移。

我见过最多的问题是：封装里只画了Top Layer焊盘，其他层全空。结果导入PCB后，丝印缺失、阻焊覆盖焊盘、DFM检查报“Missing mechanical outline”。AD2016不会主动提醒，直到你导出Gerber才发现问题。

2.3 导入机制：网表是“翻译器”，不是“搬运工”

AD2016的原理图→PCB导入，核心是通过Netlist（网表）实现数据转换。网表不是原始原理图文件，而是一个中间文本文件（.Net），它把原理图中的连接关系翻译成PCB可理解的“谁连谁”指令。导入过程分三步：

1. 生成网表：原理图编辑器→Design→Create Netlist…→勾选“Include footprints”→Output Path设为独立文件夹。AD2016默认生成两种格式：Protel和EDIF。实测Protel格式兼容性更好，尤其对老版本PCB文件。

2. 加载封装库：PCB编辑器→Design→Load Nets…→Browse→选中刚生成的.Net文件→勾选“Validate Changes”→Execute。此时AD2016会扫描当前PCB文档已加载的所有.PcbLib，寻找与网表中Footprint字段匹配的封装。

3. 匹配与放置：若全部匹配成功，所有元件以灰色虚线框形式出现在PCB原点（0,0）；若失败，则弹出“Component Matching”对话框，列出未匹配项。此时不能直接点击“OK”，必须点击“Edit List”进入手动匹配界面。

注意：AD2016的“Validate Changes”功能会校验元件引脚数量是否一致。若原理图中某IC有16个引脚，而.PcbLib里封装只有14个焊盘，导入会中断并报错。但不会告诉你哪两个引脚缺失，需手动对比Datasheet引脚定义。

3. 实操全流程：从新建工程到首块PCB落地

下面是我每天开工的标准流程，已压缩至最简步骤，无冗余操作，全程耗时约18分钟（不含查Datasheet时间）。所有参数均基于Jedec标准和JLCPCB/Seeed Studio制程能力验证。

3.1 新建工程与库管理：建立可追溯的文件结构

AD2016不支持跨工程共享库，必须为每个项目创建独立库文件。我采用三级目录结构：

Project_X/ ├── Project_X.PrjPCB # 主工程文件 ├── Libraries/ │ ├── Project_X.SchLib # 原理图库（含所有自建符号） │ └── Project_X.PcbLib # 封装库（含所有自建封装） ├── Source/ │ ├── Schematic/ # 原理图文件夹 │ └── PCB/ # PCB文件夹 └── Output/ # 输出Gerber等文件夹

操作步骤：

1. File→New→Project→PCB Project，命名为Project_X.PrjPCB；
2. 右键Project_X.PrjPCB→Add New to Project→Library→Schematic Library，保存为Project_X.SchLib；
3. 同样方式添加Schematic Document，保存为Source/Schematic/Sheet1.SchDoc；
4. 右键Project_X.PrjPCB→Add New to Project→Library→PCB Library，保存为Project_X.PcbLib；
5. 关键一步：右键Project_X.PrjPCB→Options→Project Options→Library Search Paths，添加.\Libraries\路径。这样AD2016才会在编译时自动搜索该目录下的.SchLib和.PcbLib。

实操心得：绝不把库文件放在默认的“Documents\Altium Designer\Library”目录下。AD2016升级后该路径可能重置，导致旧项目库丢失。所有库必须随项目走，保证十年后打开仍能编译。

3.2 绘制原理图：以STM32F030F4P6为例的实操拆解

我们以一颗常用MCU为例，演示从Datasheet到原理图的完整转化：

第一步：提取关键信息
查阅ST官方DS7122（STM32F030F4P6 Datasheet），重点关注：

• 引脚定义表（Pin Definitions）：确认VDD/VSS数量、SWD接口引脚（PA13/PA14）、复位引脚（NRST）；
• 推荐电路（Recommended Schematic）：明确晶振负载电容（12pF）、复位电路RC值（10kΩ+100nF）；
• 封装尺寸（Package Information）：TSSOP20封装，焊盘中心距（Pitch）0.65mm，本体尺寸（Body Size）4.4×6.5mm。

第二步：创建原理图符号
在Project_X.SchLib中：

• Place→Rectangle，画4.4×6.5mm矩形作为本体框；
• Place→Pin，按Datasheet顺序放置20个引脚，Name设为“VDD”、“PA0”等，Number设为“1”、“2”…，“Electrical Type”选对应类型（Power/I/O）；
• 双击符号→Properties→Comment填“STM32F030F4P6”，Description填“ARM Cortex-M0, 48MHz, 16KB Flash”；
• 最关键：Footprint字段填“IC-TSSOP20-0.65mm”，此名称将用于后续封装匹配。

第三步：放置与连线
在Sheet1.SchDoc中：

• Design→Add/Remove Library→添加Project_X.SchLib；
• 放置STM32符号，自动获得R1/C1等Designator；
• 放置10kΩ电阻（R1）接NRST到VDD，放置100nF电容（C1）接NRST到GND；
• 放置8MHz晶振（Y1）及两个12pF负载电容（C2/C3）；
• 所有电源网络（VDD、VSS）使用Power Port（Place→Power Port），而非普通导线，确保网络标号全局有效。

第四步：编译与查错
Project→Compile PCB Project，查看Messages面板：

• 若报“Duplicate Net Names”，说明同一网络用了不同标号（如VCC和+3V3）；
• 若报“Floating Net”，说明某引脚未连接（常见于NC引脚，需加“No ERC”标记）；
• 若报“Missing Footprint”，说明某元件Footprint字段为空或拼写错误。

3.3 创建PCB封装：TSSOP20封装的毫米级精度控制

在Project_X.PcbLib中创建IC-TSSOP20-0.65mm封装：

焊盘（Pad）设置：

• Place→Pad，单击放置第一个焊盘；
• 双击→Properties→X/Y设为0,0（第一引脚中心）；
• Layer设为“Top Layer”；
• Shape设为“Rectangle”，Size X/Y设为0.6×0.4mm（JLCPCB最小焊盘尺寸）；
• Hole Size设为0（纯SMT）；
• Designator填“1”；
• 重复放置20个焊盘，按Datasheet引脚顺序排列，相邻焊盘中心距设为0.65mm。

丝印（SilkS）绘制：

• Place→Line，在Top Overlay层画矩形框，尺寸4.4×6.5mm，线宽0.2mm；
• 在框左下角添加“1”标记，字体Height/Width设为1.0/0.7mm，确保印刷清晰。

阻焊（SolderMask）设置：

• 选中所有焊盘→右键→Properties→Solder Mask Expansion设为0.05mm（非默认0.1mm）；
• 此参数决定阻焊开窗大小，0.05mm是TSSOP20在JLCPCB制程下的安全值。

机械层（Mechanical1）轮廓：

• Place→Line，在Mechanical1层画闭合矩形，尺寸4.4×6.5mm，线宽0.05mm；
• 确保矩形中心与第一焊盘中心重合（X=0,Y=0）。

保存与验证：

• Tools→Component Rule Check，检查焊盘间距、丝印是否覆盖焊盘；
• File→Save，封装名自动设为“IC-TSSOP20-0.65mm”。

实操心得：AD2016的“Component Rule Check”会报“SilkS overlaps Pad”警告，但这是允许的（丝印可覆盖焊盘边缘）。真正危险的是“SolderMask overlaps Pad”，必须零容忍。每次新建封装后，务必用此工具扫描。

3.4 导入PCB：解决90%失败率的三步法

当原理图编译无误、封装库已加载，即可导入PCB：

Step 1：生成网表
原理图编辑器→Design→Create Netlist…→Format选“Protel”→Output Path设为.\Output\Netlist\→勾选“Include footprints”→OK。

Step 2：初始化PCB

• 新建PCB文件，保存为Source/PCB/Board1.PcbDoc；
• Design→Board Outline→Place Line，画20×30mm板框；
• Design→Rules→Electrical→Clearance，设为0.15mm（JLCPCB最小线距）；
• Design→Rules→Manufacturing→Minimum Track Width，设为0.2mm。

Step 3：执行导入

• PCB编辑器→Design→Load Nets…→Browse→选中刚生成的.Net文件；
• 勾选“Validate Changes”→Execute；
• 若弹出“Component Matching”窗口：
  • 左侧列表显示未匹配元件（如“STM32F030F4P6”）；
  • 右侧下拉框选择“IC-TSSOP20-0.65mm”；
  • 点击“Apply”→“OK”。

导入成功后，所有元件以灰色虚线框聚集在原点（0,0）。此时按Ctrl+A全选→右键→Room→Align Components→Grid，即可按网格自动排列，便于后续布局。

4. 高频问题排查与避坑清单：来自270块板子的血泪经验

AD2016的报错信息向来以晦涩著称，以下是我整理的TOP5问题及其直击根源的解决方案。每个问题都附带真实场景和参数截图逻辑（文字描述）。

4.1 “No matching footprint”：不是库没加载，而是名称不一致

现象：导入时弹出匹配窗口，左侧显示“R1”，右侧下拉框为空。
真相：原理图中R1的Footprint字段填的是“0805”，但.PcbLib里封装名为“RES-0805”。
排查步骤：

1. 在原理图中双击R1→Properties→复制Footprint字段内容；
2. 打开Project_X.PcbLib→Ctrl+F搜索该字符串；
3. 若搜不到，说明封装名不一致；
4. 解决方案：要么修改原理图Footprint为“RES-0805”，要么重命名.PcbLib中封装为“0805”。

注意：AD2016不区分大小写，但“0805”和“0805 ”（尾部空格）被视为不同名称。用文本编辑器打开.PcbLib文件可发现隐藏空格。

4.2 “Pin 1 does not match”：引脚序号错位引发的连锁故障

现象：导入后元件显示为红色叉号，Messages报“Pin 1 of U1 does not match”。
真相：原理图符号引脚1定义在左上角，但.PcbLib中焊盘1定义在右下角，物理方向不一致。
验证方法：

• 在.PcbLib中选中封装→View→Board Insight→显示焊盘编号；
• 对照Datasheet引脚图，确认焊盘1位置；
• 若方向相反，选中所有焊盘→Edit→Move→Flip Horizontal/Vertical调整。

根本解决：创建封装时，始终以Datasheet的“Pin 1 Mark”（小圆点或倒角）为基准，将焊盘1置于该位置。

4.3 “Netlist contains no components”：网表生成路径权限问题

现象：点击“Create Netlist”后无反应，Output文件夹为空。
真相：AD2016默认输出路径为系统临时目录（如C:\Users\XXX\AppData\Local\Temp），而某些杀毒软件会拦截写入。
解决方案：

• Design→Create Netlist…→手动指定Output Path为项目内.\Output\Netlist\；
• 确保该路径存在且有写入权限；
• 若仍失败，右键AD2016快捷方式→Properties→Compatibility→勾选“Run as administrator”。

4.4 “Designator conflict”：同一网络多个元件编号重复

现象：编译时报“Duplicate designator R1”，但原理图中只看到一个R1。
真相：复制粘贴元件时，AD2016未自动递增Designator，导致两个R1共存。
快速定位：

• Tools→Find Similar Objects→Object Kind选“Component”→Designator设为“R1”→Select All；
• 查看被选中的所有R1，删除重复项；
• 重新设置Designator自增规则。

实操技巧：放置元件后，立即按Tab键调出Properties面板，手动输入Designator（如R2），比依赖自增更可靠。

4.5 “Unmatched nets”：网络标号跨页失效

现象：多页原理图中，Page1的“VDD”网络在Page2中未连接，编译报“Unmatched net VDD”。
真相：AD2016默认网络标号（Net Label）作用域为当前页，跨页需用“Port”或“Off-sheet Connector”。
正确做法：

• Page1中VDD网络末端放置Port（Place→Port），Name设为“VDD”；
• Page2中对应位置放置同名Port；
• 编译时自动识别为同一网络。

避坑口诀：“Label管一页，Port管全局，Power Port专供电源”。

5. 封装库的长期维护：让AD2016成为你的硬件知识库

一个可持续使用的封装库，远不止是焊盘集合。我维护的Project_X.PcbLib已积累327个封装，每个都包含三层信息：

第一层：制造参数

• 每个封装的Properties中，Comment字段填写制程要求：“JLCPCB: Min Track 0.2mm, Min Gap 0.15mm”；
• 对于BGA等高难度封装，在Description中注明“Requires X-ray inspection”。

第二层：电气特性

• 在Mechanical1层添加文本标注：“Thermal Pad: 2.0×2.0mm, 4 thermal vias”；
• 对功率器件，用Top Overlay层画散热焊盘轮廓，并标注“Thermal Relief: 4 spokes”。

第三层：来源追溯

• 每个封装右键→Properties→Description，填写：“Source: ST DS7122 Rev 4, Page 23; Created: 2023-05-12 by XXX”。

这样，三年后当你需要复用某个封装时，不用翻Datasheet，直接看Properties就能确认参数来源和适用制程。AD2016的库文件本质是硬件设计的“数字孪生”，它的价值不在创建瞬间，而在每一次精准复用。

最后分享一个小技巧：AD2016的“Library Manager”（Design→Make Integrated Library）可将.SchLib和.PcbLib打包为.IntLib，但我不推荐。因为.IntLib是二进制文件，无法用Git追踪变更，也无法用文本编辑器快速修复。坚持用分离的.SchLib/.PcbLib，配合Git提交记录，才是真正的工程化实践。我现在的库更新日志里，写着“2024-03-15: 修正ESP32-WROOM-32封装焊盘尺寸，依据Espressif ECAD v2.1”。这行字，比任何AI生成的漂亮报告都实在。