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1. 从三条特权级说起：为什么RISC-V要把权限切得这么细

很多人第一次翻RISC-V特权手册，看到M/S/U三个字母就头大，觉得这是不是又是那种“为了规范而规范”的设计。我刚开始接触的时候也这么想，直到自己动手写了一个从M态启动、切到S态、再跑用户程序的裸机流程，才真正理解这套分级到底在解决什么问题。

先说结论：M/S/U不是三个并列的“模式”，而是一条从最高权限到最低权限的信任链。M态（Machine）是硬件上电后的第一现场，它能看到所有CSR、能改物理内存属性、能决定谁可以进S态；S态（Supervisor）是操作系统内核待的地方，它管虚拟内存、管中断代理、管系统调用；U态（User）是普通应用程序的牢笼，它连自己用的页表基址都改不了，只能通过ecall向S态求助。

这个设计的核心动机是最小权限原则。你想想，如果所有代码都跑在最高权限下，一个数组越界就可能把整个系统的中断向量表改掉，那还谈什么稳定性。RISC-V的做法是把“能改关键配置”和“能跑业务逻辑”彻底分开，每一层只能碰自己该碰的东西。

那为什么不是两级而是三级？因为嵌入式场景和通用计算场景的需求不一样。小单片机可能只需要M态，跑个RTOS就够了；但一旦要跑Linux这种带虚拟内存的系统，就必须有S态来管页表和特权指令；而U态则是为了让应用代码和内核代码在硬件层面就隔离开。三级设计让同一套ISA能覆盖从几KB内存的MCU到服务器CPU的整个谱系，这是RISC-V很聪明的地方。

还有一个容易被忽略的点：特权级和CSR的访问权限是绑定的。比如mstatus只能在M态读写，sstatus只能在S态及以上访问，ustatus在U态根本不存在。这意味着你写代码时如果搞错了当前特权级，访问CSR会直接触发非法指令异常，而不是悄悄返回一个错误值。这种“硬失败”设计对调试其实很友好，至少你知道自己踩线了。

我见过不少新手在M态里直接写csrw satp, t0，然后发现没反应——因为satp是S态CSR，M态访问它需要先通过mstatus里的某些位做代理，或者干脆切到S态再写。这类问题在手册里写得明明白白，但如果不理解特权级和CSR的绑定关系，就会觉得“这芯片是不是坏了”。

2. CSR编号里的门道：12位地址空间是怎么分配的

CSR的全称是Control and Status Register，中文叫控制状态寄存器。RISC-V给CSR留了12位地址，也就是4096个位置。这个数字不是随便定的，它刚好能塞进一条指令的立即数字段里——csrrw、csrrs这些指令的csr操作数就是12位。这意味着访问CSR不需要额外的内存加载，一条指令就能完成读写，对性能敏感的场景很关键。

这4096个位置不是平铺的，而是按功能分成了几个大块。最高两位（csr[11:10]）决定了这个CSR属于哪个特权级：00是U态，01是S态，11是M态，10保留给Hypervisor扩展。中间几位（csr[9:8]）区分是只读还是读写，剩下的位用来标识具体功能。这种编码方式让你在看一个CSR地址时，就能大致猜出它的归属。

举个例子，mstatus的地址是0x300，sstatus是0x100，ustatus是0x000。你看，同样是status，M态的在0x3xx，S态的在0x1xx，U态的在0x0xx。这种规律性设计让汇编器可以很方便地做权限检查——如果当前特权级不够，访问高地址CSR就会触发异常。

实际写代码时，你不需要记这些地址，汇编器提供了csrr、csrw这些伪指令，直接写CSR名字就行。但理解地址分配有个好处：当你在调试器里看到异常信息说“illegal instruction at 0x80001234”时，能快速判断是不是CSR访问越权了。比如你在U态执行了csrr mstatus，那异常原因基本就是特权级不够。

还有一个实用技巧：CSR的读写是有副作用的。比如读mip（机器中断挂起）会清除某些挂起位，写mip可能触发中断重新评估。这意味着你不能像读普通内存那样随便读CSR，每次访问都要想清楚“我这次读会不会改变状态”。我在早期调试时曾经在一个循环里反复读timeCSR来测时间，结果发现循环本身的开销比预期大很多，就是因为CSR访问不是零成本的。

另外，CSR的位域定义在不同版本的特权手册里可能有细微差别。比如mstatus里的MPRV位、SUM位、MXR位，这些控制内存访问权限的位在早期草案和正式版里位置变过。如果你用的是老编译器或者老手册，可能会对不上。我的建议是：以你手头芯片的官方手册为准，不要盲目相信网上抄来抄去的表格。

3. M态CSR实战：上电后第一件事该配什么

M态是RISC-V的“根权限”，上电复位后CPU一定从M态开始执行。这时候你面对的是一个几乎裸奔的环境：没有页表、没有中断代理、没有缓存配置，所有东西都要自己初始化。我把自己在多个RISC-V平台上跑通的M态初始化流程拆开讲，你可以直接参考。

3.1 mstatus：全局开关都在这

mstatus是M态最重要的CSR，没有之一。它控制着全局中断使能（MIE位）、 previous特权级（MPP位）、浮点单元状态（FS位）等。上电后第一件事通常是清空mstatus，然后按需设置。

具体操作上，我一般会这样做：

csrw mstatus, zero # 先全部清零，确保没有继承任何奇怪状态 li t0, (3 << 11) # MPP = 3，表示下次mret后进M态 csrw mstatus, t0

这里有个坑：MPP位在复位后的值是不确定的。有些芯片复位后MPP是0（U态），有些是3（M态）。如果你不显式设置，第一次执行mret后可能直接掉到U态，然后因为没配页表而取指异常。我吃过这个亏，所以现在养成了习惯：在任何mret之前，一定先确认MPP的值。

MIE位是全局中断使能，但它只是“总开关”，具体某个中断能不能触发还要看mie和mip。我建议在初始化阶段先关中断（MIE=0），等所有外设和中断控制器配好了再打开。否则你可能在配mtvec之前就来了一个中断，然后跳到一个未初始化的地址上。

3.2 mtvec：异常入口的两种模式

mtvec存的是异常和中断的入口地址。它有两种模式：Direct模式（所有异常都跳同一个地址）和Vectored模式（中断按编号跳不同偏移）。低两位是模式位，00是Direct，01是Vectored。

Direct模式适合简单系统，你在入口处用mcause判断异常类型再分发。Vectored模式适合中断多的场景，每个中断源有自己的入口，省去了软件判断的开销。但要注意：Vectored模式下，异常仍然跳BASE地址，只有中断才走向量偏移。这个细节手册里写了，但很容易看漏。

我一般用Direct模式，因为裸机阶段中断不多，统一入口更好调试。配置代码就一行：

la t0, trap_entry csrw mtvec, t0

trap_entry是我用汇编写的异常处理入口，里面先保存上下文，再读mcause判断原因。这里有个经验：入口地址必须4字节对齐，因为低两位要放模式位。如果你用C函数地址直接写进去，编译器可能会给你一个非对齐地址，导致模式位被意外置位。

3.3 mepc和mcause：异常返回的现场保护

mepc保存的是异常发生时的PC，mcause保存的是异常原因。这两个CSR是配套使用的：你在异常处理程序里读完mcause后，如果需要返回，就把mepc的值加4（如果是普通指令异常）或者保持不变（如果是中断），然后执行mret。

这里有个经典陷阱：mepc的值在异常发生时是“当前指令地址”，但如果是中断，它可能是“下一条指令地址”。具体行为取决于异常类型。我在写trap handler时，一开始没区分，结果中断返回后跳过了几条指令，程序行为完全乱套。后来改成先判断mcause的最高位（1表示中断，0表示异常），再决定要不要调整mepc。

mcause的编码也值得记一下：最高位是中断标志，低几位是异常码。比如mcause = 0x80000007表示机器定时器中断，mcause = 0x00000002表示非法指令异常。这些值在调试时非常有用，看到异常码就能快速定位问题类型。

3.4 mie和mip：中断的使能与挂起

mie是中断使能寄存器，mip是中断挂起寄存器。它们的位置是对应的：mie的第7位是机器定时器中断使能，mip的第7位就是机器定时器中断挂起。这种对称设计让中断控制很直观。

配置中断时，我一般分三步：先在mie里打开对应中断的使能位，再在mip里清除可能残留的挂起位，最后在mstatus里打开MIE总开关。顺序很重要，如果你先开MIE，可能立刻触发一个还没配好的中断。

还有一个细节：mip的某些位是只读的，比如定时器中断挂起位是由硬件置位的，你写1可能清不掉，只能通过写mtimecmp来清除。这个行为在不同芯片上可能不一样，最好查一下具体实现。

4. S态CSR：操作系统内核的日常工具箱

从M态切到S态后，你能访问的CSR就换了一批。S态CSR是给操作系统内核用的，它们管的是虚拟内存、中断代理、异常处理这些“内核级”事务。如果你写过Linux内核或者裸机RTOS，这部分会感觉很熟悉。

4.1 sstatus：S态版的mstatus

sstatus是mstatus的子集，它只暴露S态能操作的位。比如SIE位控制S态中断使能，SPP位记录异常前的特权级，SUM和MXR控制内存访问权限。M态可以通过写mstatus来影响sstatus的某些位，但反过来不行，这是权限隔离的体现。

实际使用中，我经常用sstatus的SUM位来允许内核访问用户页。默认情况下，S态不能读U态的内存，这是为了防止内核被用户数据污染。但系统调用需要从用户空间拷贝数据，这时候就要临时打开SUM位，拷完再关掉。这个开关如果忘了关，会留下安全隐患。

4.2 satp：页表的根指针

satp是S态最核心的CSR，它存的是页表基址和地址翻译模式。RISC-V支持三种模式：Bare（无翻译）、Sv39（三级页表，39位虚拟地址）、Sv48（四级页表，48位虚拟地址）。模式位在satp的最高几位。

配置satp的流程一般是：先分配一页内存作为根页表，填好各级页表项，然后把根页表的物理地址右移12位后写入satp，最后执行sfence.vma刷新TLB。这里有个容易出错的地方：satp里存的是物理页号，不是虚拟地址，所以写入前要确保你的页表内存是物理地址可访问的。

sfence.vma是必须的，因为CPU可能缓存了旧的地址翻译结果。如果你改了页表但不刷新TLB，CPU可能继续用旧的映射，导致莫名其妙的访存错误。我在调试页表时曾经忘了这条指令，结果改了半天页表都没生效，最后发现是TLB在作怪。

4.3 stvec和sepc：S态的异常入口

stvec和sepc的关系跟M态的mtvec、mepc一样，只是作用在S态。当S态发生异常或中断时，CPU会跳转到stvec指向的地址，并把当前PC保存到sepc。

这里有个跨特权级的细节：如果S态发生了异常，但medeleg没有把该异常委托给S态，那么异常会升级到M态处理。这意味着M态的trap handler需要能处理原本属于S态的异常。我在设计系统时，一般会把大部分异常（如页错误、非法指令）委托给S态，只把机器级异常（如硬件错误）留在M态。

4.4 scause和stval：异常诊断的双子星

scause记录异常原因，stval记录异常相关的附加信息。比如页错误时，stval存的是出错的虚拟地址；非法指令时，stval存的是指令编码。这两个CSR配合使用，能快速定位问题。

我调试页错误时，一般先读scause确认是哪种页错误（读/写/取指），再读stval拿到出错地址，然后去查页表看这个地址的映射是否正确。这套流程走下来，大部分内存问题都能定位。

5. U态与特权切换：ecall、mret、sret的配合

U态是权限最低的一层，它能访问的CSR极少，基本上只有ustatus、uie、utvec这几个。U态代码不能直接操作硬件，所有需要特权的操作都要通过ecall向S态或M态求助。

5.1 ecall：从低权限向高权限的“敲门砖”

ecall指令的行为取决于当前特权级：在U态执行会陷入S态，在S态执行会陷入M态，在M态执行会陷入M态。这个设计让系统调用和内核服务有了统一的入口。

执行ecall时，CPU会把mcause或scause设为一个特定值（U态ecall是8，S态ecall是9），然后把PC保存到mepc或sepc，最后跳转到对应的trap入口。软件在入口处读mcause，如果是ecall，就知道用户程序请求服务了。

这里有个实用技巧：ecall的参数传递一般用寄存器a0-a7，返回值放a0。这个约定不是硬件强制的，但编译器、操作系统、库函数都遵循这个规则，所以你也应该遵守。我在写系统调用时，一开始把参数放在栈上，结果跟C库不兼容，调了半天才发现问题。

5.2 mret和sret：返回时的特权级切换

mret和sret是返回指令，它们会从mepc或sepc恢复PC，并根据mstatus里的MPP或SPP位切换特权级。这是唯一能改变当前特权级的机制，普通跳转指令做不到。

使用mret时要注意：它会根据MPP的值决定返回后进哪个态。如果你在M态处理完一个来自U态的ecall，想把控制权还给U态，就要先把MPP设成0（U态），再执行mret。如果忘了设MPP，可能返回到M态，然后用户程序就再也回不来了。

sret类似，它看的是SPP位。S态处理完系统调用后，把SPP设成0（U态）再sret，就能回到用户程序。

5.3 特权切换时的寄存器保存

跨特权级跳转时，通用寄存器不会自动保存。这意味着你从U态陷入S态时，U态的寄存器值还在，但S态的代码可能会覆盖它们。所以trap handler的第一件事通常是保存上下文。

我一般会在栈上开辟一块区域，把x1-x31都存进去，处理完再恢复。对于性能敏感的场景，可以只保存调用者保存寄存器（caller-saved），但裸机阶段我建议全保存，省得出错。

还有一个细节：浮点寄存器和向量寄存器需要单独保存，而且要先在mstatus里打开FS和VS位，否则访问会触发异常。这个坑我在第一次写浮点上下文切换时踩过，程序直接跑飞。

6. 调试CSR时的常见翻车现场

CSR调试有几个经典陷阱，我把自己和同事踩过的坑整理一下，你遇到类似问题时可以快速对照。

6.1 特权级不匹配导致的非法指令

最常见的问题就是在低权限态访问了高权限CSR。比如在U态读mstatus，或者在S态写mstatus的某些位。这种错误会触发非法指令异常，mcause或scause会显示原因。

排查方法：先确认当前特权级（可以通过读mstatus的MPP位或者看代码流程），再查手册确认目标CSR的最低访问权限。如果确实需要访问，就通过ecall委托给高权限态处理。

6.2 CSR读写顺序引发的竞态

有些CSR的读写有顺序依赖。比如先写mip清中断，再写mie开使能，如果顺序反了，可能在开使能的瞬间触发一个还没清掉的中断。类似的还有satp和sfence.vma的顺序，必须先写satp再刷新TLB。

我的经验是：把CSR操作当成有副作用的函数调用，每次访问前想清楚“这个操作会改变什么状态”。不要像读普通变量那样随便读。

6.3 位域定义看错版本

RISC-V特权手册更新过很多版，某些CSR的位域位置变过。比如mstatus的MPRV位在早期版本是第17位，后来改到了第19位。如果你照着老手册写代码，可能设错位。

建议：以芯片厂商的官方手册为准，因为厂商可能对标准做了裁剪或扩展。如果厂商手册没写清楚，再对照最新版的特权规范。

6.4 异常返回地址计算错误

mepc和sepc保存的地址在异常和中断时行为不同。异常时保存的是出错指令的地址，中断时保存的是下一条指令的地址。如果你在trap handler里统一加4，中断返回后就会跳过一条指令。

正确做法：读mcause最高位判断是中断还是异常，中断不加4，异常加4（如果是ecall，可能还要额外处理）。

7. 从CSR视角理解RISC-V的设计哲学

把M/S/U三层CSR过一遍后，你会发现RISC-V的特权架构有一个很清晰的设计思路：每一层只暴露该层必须知道的信息，层与层之间通过明确定义的接口通信。

M态CSR管的是“硬件怎么配”，S态CSR管的是“内存怎么分”，U态CSR几乎不存在，因为用户程序不需要知道硬件细节。这种分层让同一套ISA能适应从单片机到服务器的各种场景，而且每层的实现可以独立演进。

另一个感受是：CSR的编号和位域设计非常“工程化”。12位地址、按特权级分块、读写权限编码在地址里，这些设计都是为了硬件实现简单、软件访问高效。对比其他架构动辄几十个专用寄存器，RISC-V的CSR体系算是很克制的。

最后说一个实际体会：不要试图背CSR手册。我一开始想把所有CSR的地址和位域都记住，结果发现根本记不住，而且容易混淆。后来改成“用到哪个查哪个”，配合汇编器的CSR名字支持，效率反而更高。真正需要记住的只有几个最核心的：mstatus、mtvec、mepc、mcause、satp、stvec、sepc、scause。其他的用到再查，查多了自然就熟了。

如果你正在 bring-up 一块新的RISC-V芯片，我的建议是：先用M态把串口调通，能打印日志；然后配mtvec和mstatus，确认异常处理正常；再切到S态，配satp开页表；最后跑一个最小的U态程序，用ecall做系统调用。这个顺序走下来，每一层的CSR都能验证到，出了问题也容易定位是哪一层的配置错了。