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计算机系统结构这门课，很多同学复习到 Pipelining 流水线这一章就开始头疼。前面的指令系统、存储层次还能靠记忆硬扛，到了流水线，突然全是时序图、冒险分析、停顿周期计算，考场上一个不留神就把 CPI 算错。我当年复习这一块也踩了不少坑，后来花了几天把 MIPS 五级流水线从头到尾捋了一遍，才真正明白那些公式不是背出来的，而是从硬件行为里一层层"推"出来的。这篇复习笔记就是想帮大家把流水线这条线彻底打通——从经典五级流水线的每一级在做什么，到三类冒险为什么产生、怎么解决，再到带停顿 CPI 怎么算，顺着一条线走下来，你会发现考试题无非就是那几个套路的排列组合。

1. 这章到底在复习什么：流水线为什么是体系结构的"分水岭"

1.1 五级经典流水线的基本盘

流水线的基本思路，用一句话概括就是：把一条指令的执行过程拆成多个阶段，让不同指令的不同阶段重叠进行。教科书上最经典的模型是 MIPS 五级流水线，五个阶段分别是：

1. IF（取指）：从指令存储器取出指令，同时更新 PC。
2. ID（译码/读寄存器）：解析指令类型，从寄存器堆读取操作数。
3. EX（执行）：ALU 完成算术逻辑运算，或计算访存地址。
4. MEM（访存）：访问数据存储器，完成 load/store 的读写。
5. WB（写回）：把结果写回寄存器堆。

这五个阶段之所以成为经典，是因为它们把一条指令从"取指到写回"的生命周期切分成了最规整的五个动作，每个动作的硬件资源基本不重叠。IF 用指令存储器，MEM 用数据存储器，ID/WB 用寄存器堆，EX 用 ALU，资源天然分离，这让流水线设计的第一步——避免结构冒险——变得非常容易。

理解流水线时最容易犯的错是把流水线当成"多条指令同时执行"。更准确的说法是"多条指令处于不同的执行阶段"，同一时刻确实有多条指令在机器里"存活"，但各自只站在自己的那一个舞台上。这就像工厂的流水线工位:每个工位只干一件事，产品依次经过五个工位，工位之间用锁存器（流水线寄存器）隔开。产品不是等上一个完全做完才进下一个，而是一个周期挪一个工位。IF/ID、ID/EX、EX/MEM、MEM/WB 这四组流水线寄存器，就是工位之间的缓冲区，它们保存该阶段已经算好的结果和后续阶段需要的控制信号。

1.2 一个时钟周期的账是怎么算的

流水线能把时钟周期压到多少？答案很朴素:时钟周期不能小于最慢那个阶段的时间。假设五个阶段耗时分别是 200ps、250ps、300ps、350ps、200ps，那非流水线设计下执行一条指令需要 200+250+300+350+200=1300ps，而流水线设计下时钟周期至少要是最慢阶段的 350ps，实际还要加上流水线寄存器的建立时间和传播延迟，比如每级加 20ps，那就是 370ps 一个周期。

这里有个特别容易忽略的点：流水线不是把每条指令的延迟变短了，而是把吞吐率提高了。单条指令从进入到写回，仍然需要走完五个阶段，延迟差不多还是 5 个时钟周期;但连续执行 N 条指令时，总时间从 N×1300ps 变成了 (5+N-1)×370ps，N 足够大时，平均每条指令的耗时趋近于一个时钟周期 370ps。这就是教科书上说的"理想 CPI = 1"的来历。

延迟和吞吐率这两个概念必须分清楚。有的同学误以为五级流水线能让单条指令变快五倍，那是把并行带来的吞吐率提升算到了延迟头上。延迟基本不变，吞吐率提升，代价是硬件复杂度上升和潜在的冒险惩罚。带着这个认知去学后面的内容，很多计算题就不会算错了。

2. 三种冒险逐一拆解：结构、数据、控制

2.1 结构冒险：硬件资源打架

结构冒险的本质是：同一时钟周期内，两条指令需要用到同一个硬件资源。经典例子是"一条 load 指令在 MEM 阶段访存，同时下一条指令要在 IF 阶段取指"，如果指令存储器和数据存储器是同一个物理存储体，这个周期就会冲突。

现实设计中怎么解决？最直接的办法是分体——指令存储器一个、数据存储器一个，或者用 I-Cache 和 D-Cache 分离。严格说，现代处理器用一套 Cache 的物理存储体，但内部做到指令端和数据端分口访问，这本质上是把"结构冒险"降级成了"可预测的资源竞争"。

另一种解决思路是让冲突指令停顿一拍，叫作"流水线气泡"。比如无法分体的老式设计中，load 指令进入 MEM 时，下一条指令的 IF 被推迟一个周期，等效于插入一个 nop 气泡。这个方案简单，但白白损失一个周期的吞吐率。

复习结构冒险时要注意：教科书喜欢用"存储器只有一个端口"来出题。考法一般是给你一条指令序列，让你标出哪个周期发生了资源冲突，以及插入气泡后总周期数是多少。这类题不难，核心就是画出五级流水线的时空表，一行是一条指令，一列是一个时钟周期，把 IF、ID、EX、MEM、WB 填进去，冲突位置一目了然。

2.2 数据冒险：RAW、WAR、WAW 分清楚

数据冒险是流水线复习的重头戏，也是最容易丢分的地方。先记住一句话：只要某条指令需要的数据还没被前面（或后面）的指令写出来并到达可读的位置，就会出问题。

按数据依赖关系，教科书把数据冒险分成三类：

为什么 WAR 和 WAW 在经典五级流水线里基本不会出现？关键前提是流水线按序发射、按序写回。指令严格按照程序顺序进入流水线，写回也严格按照顺序执行，那两条指令对同一个寄存器的写入自然遵守原始顺序，WAW 无从谈起。WAR 的前提是后一条先写、前一条后读，但经典五级流水线中寄存器读发生在 ID 阶段，写发生在 WB 阶段，每条指令的读一定早于后面指令的写，天然满足先读后写，所以 WAR 也不会出现。

所以复习 MIPS 五级流水线时，数据冒险只需要重点处理 RAW。RAW 的三种子类型也要能识别：

• EX/MEM 型 RAW：上一条指令的运算结果要作为下一条指令的 ALU 输入。比如add $t0, $s1, $s2后面紧接sub $s3, $t0, $s4。
• MEM/WB 型 RAW：上一条指令是 load，后面指令要用 load 出来的数据，但数据要到 WB 阶段才写回寄存器堆。
• load-use 型 RAW：load 指令的结果被紧接着的指令在 ID 阶段读取，此时 load 的 MEM 和 ID 在同一个周期，数据完全来不及用。

2.3 控制冒险：分支指令的"赌博"

控制冒险来自分支指令带来的 PC 不确定性。遇到beq这类条件分支时，流水线必须在 ID 阶段（或更晚）才能判断跳转是否成立，而判断出来之前，IF 阶段已经取了好几条后续指令。这些指令到底该不该执行？在答案揭晓前，谁都不知道。

处理控制冒险的基本手段是"冻结或冲刷"。最朴素的做法是：遇到分支就暂停取指，直到分支判断完成。代价是每个分支固定损失几个周期。另一个经典方案是"预测-纠错"：先猜分支往哪里走，取指照猜的走；猜错了就把已经进入流水线的错误指令全部冲刷掉，重新从正确方向取指。猜对没有惩罚，猜错要付出冲刷代价。

这里必须引出一个重要概念：分支延迟槽（Branch Delay Slot）。这是老式 MIPS 设计里的"硬件+软件"协同方案——硬件保证分支指令后面那条指令无论如何都会执行（无论跳没跳），编译器负责把一条不依赖于分支结果的"安全指令"塞进延迟槽，把本来要浪费的周期利用起来。复习时看到"延迟槽里应放哪条指令"的题，原则就一条：这条指令执行与否不受分支结果影响，且它原本就在分支前后必然执行。

3. 解决数据冒险的实操套路：转发、停顿与调度

3.1 转发（Forwarding）的原理和边界

转发的思想很直观：数据不一定要等写回寄存器堆后再被读出来，可以在产生结果的阶段，直接通过一条旁路把数据送到需要的功能单元。比如add $t0, $s1, $s2的 ALU 结果在 EX 阶段末尾就产生了，它其实不需要等到 WB 写回寄存器堆，下一条指令sub $s3, $t0, $s4在 EX 阶段要用的 $t0 值，完全可以通过旁路从 EX/MEM 寄存器直接送进 ALU 输入端。

硬件上做这件事需要比较器 + 多路选择器：比较当前指令 ID 阶段读的寄存器号，和前面指令 EX/MEM、MEM/WB 阶段要写的寄存器号，如果匹配，就把旁路数据选上，而不是用寄存器堆读出来的旧值。这就是所谓的"前递"或"旁路"，英文叫 forwarding 或 bypassing。

转发的边界在哪里？关键看数据产生的最早时间点和需求方的最晚时间点是否重叠。举例：

add $t0, $s1, $s2 # EX 阶段产生 $t0 sub $s3, $t0, $s4 # EX 阶段需要 $t0

add的 $t0 在 EX 结束时产生，sub在 EX 开始时要读 $t0，正好可以从 EX/MEM 旁路送到 ALU 输入端，转发可以解决，不需要停顿。

再看这个：

lw $t0, 0($s1) # MEM 阶段才从内存取出 $t0 and $s3, $t0, $s4 # ID 阶段就需要 $t0

lw的数据要等到 MEM 结束才真正拿到，而and在 ID 阶段就要读取 $t0。ID 阶段比 MEM 结束要早一个周期，数据无论如何都来不及送到 ID 的寄存器读取端，所以单纯的转发解决不了 load-use 冒险。解决办法只有一个——插入一个周期的气泡，让and的 ID 推迟一拍，此时 load 的数据已经可以经 MEM/WB 旁路送到 ID 阶段了。这就是"load-use 停顿"的由来。

这个边界是考试常客。一张图能说明白：转发可以消除 EX/MEM 型和 MEM/WB 型的 RAW，但 load-use 型必须停顿一个周期。

3.2 Load-Use 停顿：怎么识别、怎么算

识别 load-use 停顿有一个非常机械的方法：看下一条指令是否需要"消费" load 的目标寄存器。如果下一条指令的源操作数正好包含 load 的目标寄存器，那就是 load-use 冒险，必须停顿；如果下一条指令不读这个寄存器，问题就自动消失了。

举个例子：

lw $t0, 0($s1) add $s2, $s3, $s4 # 不读 $t0，无事发生 add $t1, $t0, $s5 # 读 $t0，产生 load-use 停顿

很多人复习时只盯着"紧接着的那条指令"，忘了看中间的无关指令。实际上，只要有一条无关指令插在中间，load 的结果就会多一个周期，恰好把 load-use 冒险消掉。这种编译器交换指令顺序的做法，就是下一小节要讲的静态调度。

停顿的代价怎么算？对五级流水线而言，一次 load-use 停顿损失 1 个时钟周期（CPI 加 1）。对未来更深的超标量流水线可能会有多个周期的停顿，但考试只要抓住五级模型的 1 周期即可。

3.3 编译器静态调度实战

数据冒险不光是硬件的事，编译器也能帮上忙。核心思路：在不改变程序语义的前提下，把有依赖的指令拉开距离，把无关指令填进依赖缝隙，让硬件层面的停顿尽量少发生。

还拿上面那个例子：

lw $t0, 0($s1) and $t3, $t0, $s2 # load-use 停顿，硬件会插一个气泡

如果后面有这样一条无关指令：

lw $t0, 0($s1) or $t4, $s3, $s5 # 与 $t0 无关，可以先执行 and $t3, $t0, $s2 # 现在 $t0 已经可用，无停顿

编译器把or从后面挪到lw之后、and之前，就避免了停顿。这种调度对单发射五级流水线特别有效，而且不需要额外硬件。

这里要提醒一个考试常见的迷惑项：编译器调度不能跨过可能会改变控制流的指令。分支指令两侧的指令交换要格外谨慎，不能把分支目标处的指令随便和分支前的指令对调。所以实际做调度题时，先画出指令间的依赖图，再找"空闲的无关指令"填空，最后检查控制流是否改变，三步走完基本不会错。

4. 分支预测与流水线深度的权衡

4.1 静态预测 vs 动态预测

分支预测按实现方式分两大类：静态预测在编译期就定了，硬件不需要记录任何历史信息；动态预测依赖运行时行为，硬件需要维护分支历史。

静态预测里最经典的是"预测不跳转"。为什么猜不跳转？因为不跳转时，流水线可以连续取顺序的下一条指令，不用做任何额外处理;如果猜错了，只要把已经取进流水线的两三条指令冲掉重取就行。另一种静态策略是"预测跳转"，对循环型分支效果好，但碰到不规律的分支就白给。编译器还能结合分支方向统计，对"向后跳转大概率发生"（典型循环）和"向前跳转大概率发生"（典型函数返回）做精细选择，这属于静态预测的增强版。

动态预测则靠硬件维护一张表，记录每个分支最近几次的跳转历史，用历史模式来猜下一次是否跳转。最简单的 1 位预测器：上次跳了，这次就猜跳。它的毛病在于，循环末尾连续两次跳转失败时会产生两次误预测——第一次是循环正常退出，从"跳"变"不跳";第二次是下一次进入循环时，上一轮的"不跳"记录又导致猜错。改进方案是 2 位饱和计数器：状态从"强跳转"到"弱跳转"再到"弱不跳"再到"强不跳"，连续两次猜错才翻转预测方向，就可以避免上述两次连续误判。

复习时要把 2 位预测器的状态转移图背熟。它一共有四个状态：强跳转、弱跳转、弱不跳、强不跳。每次分支执行后，实际跳转把状态往"跳转"方向推一格，实际不跳转往"不跳"方向推一格，只有弱状态在反向输入时才发生翻转。这个细节在填空题和选择题里反复出现。

4.2 分支目标缓冲器 BTB 怎么用

预测方向只是第一步，要是猜"跳转"，还得知道跳到哪里去。分支目标缓冲器（BTB）就是干这个的：它缓存"曾经执行过的分支指令地址 → 预测目标地址"，下次取到命中 BTB 的分支时，IF 阶段直接按预测目标取指，连等 ID 阶段计算都不需要。

BTB 的作用要结合流水线阶段理解：如果没有 BTB，即使预测方向正确，也要等到 ID/EX 阶段计算出目标地址才能取指，白白损失一到两个周期。有了 BTB，预测正确的分支指令可以在 IF 阶段直接改写 PC，硬生生把分支延迟降下去。当然，BTB 有容量限制，放不下的分支还是会回到慢速路径。

考试对 BTB 的考法集中在"命中率对 CPI 的影响"上。通常会给一个 BTB 命中率和预测正确率，让你算分支指令的平均开销。我的建议是把 BTB 命中与否当作两个独立事件分别计算惩罚周期，再按概率加权求和，这样不容易乱。

4.3 流水线越深越危险

既然流水线能提高吞吐率，那是不是级数越多越好？不完全是的。流水线级数加深后，每级之间的流水线寄存器开销占总周期时间的比重越来越大，同时控制冒险和数据冒险的影响也被放大——因为更深意味着更长的"判断延迟"，分支预测错误要冲刷更多指令。

拿经典例子：五级流水线分支判断在 ID 完成，猜错只冲刷 1 条指令；如果做成十级流水线，分支判断可能在第三四级才完成，猜错要冲刷 3 条指令，惩罚直接翻倍。所以现代处理器虽然普遍采用十几级甚至二十级的深流水线，但必须搭配非常强的分支预测器和复杂的乱序执行引擎，否则深流水线的收益会被冒险惩罚吃光。

复习时记住一个定性结论：流水线深度增加，主频可以提上去，但每周期能完成的有效指令数（IPC）会下降。主频提升和 IPC 下降之间存在一个最优平衡点，这就是"最优流水线级数"问题，也是系统结构考试里论述题爱出的点。

5. 性能计算：从公式到考场真题

5.1 理想 CPI、加速比、停顿 CPI 公式

性能计算的公式其实只有几个，但每个都要知道"为什么长这样"。

第一个是理想 CPI：假设没有任何冒险，五级流水线的理想 CPI = 1，即每个周期流出一条指令。

第二个是实际 CPI：在理想 CPI 基础上叠加各类停顿周期的加权期望：

实际 CPI = 1 + 结构冒险停顿周期数 + 数据冒险停顿周期数 + 控制冒险停顿周期数

第三个是加速比。相对非流水线，加速比 = 非流水线执行时间 / 流水线执行时间。如果非流水线 CPI 为 N（单条指令执行 N 个周期），流水线理想 CPI 为 1，则理想加速比 = N；但实际带停顿的话，加速比 = N / 实际 CPI。

这里有个容易混淆的点：加速比的分子看的是"非流水线的 CPI"，它等于流水线的级数（五级就取 5），而不是"单条指令延迟占时钟周期的比例"。有些题目会绕一下，说非流水线每指令耗时 1300ps，流水线时钟周期 370ps，那么理想加速比 = 1300/370 ≈ 3.51，但注意这里隐含了"五级流水线每条指令延迟仍为 5 个周期"，理想吞吐率的加速比是 5，不是 3.51。做题时要看清题目问的是"吞吐率加速比"还是"延迟对比"，两者口径完全不一样。

5.2 完整计算例题与分析

来看一道典型的综合题，我把常见考点都揉进去：

假设五级 MIPS 流水线，无结构冒险，分支采用"预测不跳转"策略，所有分支猜错的惩罚都是 2 个周期（因为要等分支判断完成并冲刷两条已取指令）。指令分布如下：

• 25% 的指令是 load，其中 20% 的发生 load-use 停顿；
• 20% 的指令是分支，其中 60% 实际跳转；
• 其余指令无冒险。

第一步，算数据冒险带来的平均停顿： load 指令占比 25%，每 5 条 load 里有 1 条触发 load-use（20%），每次停顿 1 周期。 数据冒险停顿贡献 = 25% × 20% × 1 = 0.05。

第二步，算控制冒险带来的平均停顿： 分支占比 20%，预测不跳转。实际跳转的分支（60%）全部猜错，每次惩罚 2 周期；实际不跳转的分支（40%）猜对，无惩罚。 控制冒险停顿贡献 = 20% × 60% × 2 = 0.24。

第三步，实际 CPI = 1 + 0.05 + 0.24 = 1.29。 如果非流水线 CPI = 5，则加速比 = 5 / 1.29 ≈ 3.88。

这类题所有的变体无非是在三个地方做文章：一是改变指令分布比例，二是改变 load-use 概率和停顿周期，三是改变分支预测正确率和惩罚周期。只要把"每种冒险的贡献 = 触发概率 × 停顿周期"这个乘法结构抓住，套进去就能算对。特别注意：算分支代价时用的是"预测错误"的概率，不是"分支指令"的概率。

5.3 常见的坑与估算技巧

我在复习和给别人讲题时，发现计算题里的坑高度集中在这几个地方：

• 把分支预测成功也算成停顿。预测成功的话，PC 方向正确，取指不受影响，除非 BTB 未命中导致目标地址延迟，否则不应该加惩罚周期。
• 忘记 load-use 的触发条件是"下一条指令读 load 目标寄存器"。如果 load 后面是一条 store，或者一条无关运算，就不触发停顿，不少题目故意用这种指令序列诱导你多算。
• 忽略了 flush 的级数。分支判断在第几级完成，决定了冲刷几条指令。五级流水线里如果分支判断放在 MEM 阶段完成，惩罚就不是 2 而是 4，题目给的条件要仔细看。
• 估算技巧：考试时没时间画完整时空表的话，可以直接用"概率加权"法。先写出每一类指令的停顿期望，再粗暴相加，只要条件给的是比例而非固定序列，这就是最快的做法。如果条件给的是具体指令序列，那就老老实实画表，别用概率法。

6. 复习中常见的错误与避坑清单

6.1 丢分点复盘

把我在模拟题和真题里见过的高频错误按"诊断→对策"整理成一张表，考前扫一遍能省很多时间：

这里再多说一句我自己的体会：很多同学做冒险分析题，一上来就画表，画得挺工整但第一行就错了。正确姿势是先做三件事——圈出所有 load 指令、圈出所有分支指令、写出每条指令的目的寄存器和源寄存器，然后再画表。准备工作花一分钟，后面至少不会犯低级错误。

6.2 复习路线与自测方法

流水线这章我推荐的复习顺序是：先画五级流水线的结构图和数据通路，再做加法指令的流水线时空表，再引入 load 和分支，最后再上性能公式。前面每一步都是在给后面的公式"做直观铺垫"。如果你连 ADD 指令经过哪几级、每级做什么都说不清，直接背 CPI 公式就是空中楼阁。

自测的时候可以给自己出几道小问题：

• 为什么 WAR 在五级按序流水线中不会发生？如果改成乱序写回，会不会出现？
• 一条 load-use 冒险，用转发能完全消除吗？为什么？
• 分支指令的"预测不跳转 + 惩罚 2 周期"，在 CPI 公式里是怎么转化为一个数的？
• 如果流水线从五级改成七级，分支惩罚和 load-use 惩罚分别是变多还是变少？

这四个问题能闭卷答出来，这章的主体内容基本上就过关了。答不出来就回到对应的章节看一遍，别急着刷题。刷题的目的是暴露盲区，不是为了凑成就感。

最后再分享一个小技巧：复习流水线时一定要把"时空表"画熟练。很多系统结构的难点，比如冒险定位、停顿周期数、吞吐率计算，最后都归结到一张准确的时间-阶段表格上。我在考场上遇到完全没见过的流水线题目时，第一反应永远是画一个通用模板表，然后把指令一条条填进去。这个习惯帮我避免了大半计算失误，也推荐给你试试。