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1. 为什么碳化硅突然成了量子光子电路的香饽饽

这几年量子光子集成的圈子里，大家聊得最多的材料已经从金刚石悄悄转向了碳化硅。我自己最早做的是硅基和氮化硅平台，后来转向碳化硅量子光子电路研究，是因为一个很现实的理由：碳化硅里能同时长出高质量的单光子源，又能像普通半导体一样加工成波导、微环、光子晶体腔。原子层加工技术正是在这条赛道上被反复提到的关键推手。这篇文章就从一个做微纳加工和量子光学实验的工程师视角，拆一拆原子层加工到底在碳化硅量子光子电路里干了什么活，以及怎么真正动手把它跑通。

先说清楚什么是量子光子电路。通俗点讲，就是把原本在光学平台上一大堆镜片、分束器、单光子探测器和滤光片，集成到一块毫米级芯片上。光子在波导里传播，经过定向耦合器分束，进入微环谐振腔或光子晶体腔增强与色心缺陷的相互作用，最后通过光栅耦合器输出。这套东西要是能跑起来，量子密钥分发、量子计算模拟、单光子源阵列的规模,就能连续往上翻。而碳化硅之所以适合干这件事，靠的是它体内那些“色心”。

1.1 碳化硅色心凭什么成为优质单光子源

碳化硅的色心，本质上就是晶格中的缺陷，常见的有硅空位、碳空位、双空位、硅空位-碳空位复合体等。这些缺陷能捕获一个电子，能级结构有点像原子，可以在近红外波段产生单光子发射。和金刚石NV色心相比，碳化硅色心最吸引人的地方是发射波长落在900 nm到1100 nm区间，这个波段刚好临近光纤低损耗窗口，也容易被硅基单光子探测器响应。金刚石NV中心波长在637 nm，虽然很有名，但那个波段在二氧化硅光纤里损耗较高，集成起来要折腾不少波长转换。碳化硅直接发射近红外光子，省掉了一大块外部频率转换的功课。

另一个优势是碳化硅本身是宽禁带半导体，3C-SiC、4H-SiC、6H-SiC都是国际上有成熟衬底和外延工艺的材料。这意味着我们可以利用现成的微电子加工产线，把复杂的量子光学结构直接造在商用衬底上。某次在某高校实验室，我们在一块4H-SiC衬底上同时做了硅空位单光子源阵列和波导耦合器，整个过程没有动用任何定制设备，全部在标准微纳加工线上完成。这种兼容性，是很多量子光子候选材料无法提供的，也是碳化硅量子光子电路能从实验室原型走向可量产集成的底气。

当然，色心不只是“发射光子”那么简单。要用于量子信息，色心的自旋相干时间、光学稳定性和发射不可分辨性都得过硬。4H-SiC中的硅空位在低温下能展示毫秒量级的自旋相干时间，通过同位素纯化衬底还能进一步提升。不过这里有个大坑：色心普遍位于距离表面几十纳米到几微米的位置，这个深度正好处在器件加工损伤层范围之内。如果刻蚀工艺过于粗暴，色心周围布满缺陷和悬挂键，会导致荧光闪烁、光谱扩散、自旋退相干加剧。于是，量子光子电路的加工要求一下子被推到了“原子级”的尺度，也就引出了原子层加工技术登场的必要性。

1.2 量子光子电路对加工精度提出的硬指标

先别急着谈技术，先看看光子在碳化硅波导里传播时会遭遇哪些损耗。第一种是散射损耗，主要来自波导侧壁的粗糙度。如果侧壁粗糙度是几个纳米，光在壁上每反射一次就会损失一部分，微环的Q值根本拉不上去。第二种是吸收损耗，来自刻蚀过程中产生的晶格损伤层、非晶层、残留物。第三种是表面态引起的电荷噪声，它不直接吸收光子，但会扰动色心的电势环境，让单光子源的线宽抖动，相干性变差。

我做过的典型验证是这样一个场景：用传统感应耦合等离子体刻蚀在4H-SiC上刻出一条1微米宽、2微米深的波导，初始传播损耗轻松超过10 dB/cm。这个数字对经典通信也许还能接受，但量子光子电路要求的是光子保持量子态，损耗每多1 dB，片上双光子干涉可见度就掉一截。后来我们改用原子层沉积做钝化、再引入原子层刻蚀平滑侧壁，损耗降到了2 dB/cm以下。这个对比已经说明问题。

所以，量子光子电路对加工的硬指标大致有三条：侧壁粗糙度要控制在均方根1 nm以内，材料损伤层厚度要控制到几个原子层量级，表面电荷环境要高度稳定。传统刻蚀工艺在没有后续处理时，很难同时满足这三条。原子层加工技术的价值，恰好就是针对这三条分别做精细化处理。

2. 原子层加工技术：从沉积到刻蚀的原子级工具箱

原子层加工其实是个“家族”，既包括大家熟悉的原子层沉积，也包括相对少见的原子层刻蚀，甚至还包括一些表面挂接修饰工艺。这个家族的核心思路是一致的：把化学反应拆成两个或多个半反应，让它们交替进行，利用反应的自限制性，让每一轮循环都只改变固定厚度或固定量，从而把加工精度推到原子层级别。

可以打个比方：普通刻蚀像拿砂纸打磨，用力大小、砂纸粒径都会影响打磨深度；原子层刻蚀则像用精密削铅笔机，每按一次，固定削掉一小段笔芯。这样一来，我们不需要依赖“时间”去猜测刻了多少，而是依赖“循环数”去计数厚度，这对量子光子器件这种容错率极低的结构来说，是质的改变。

2.1 原子层沉积：用“逐层喷雾”造出完美的钝化层

原子层沉积的原理，我在很多场合讲过：拿三氧化二铝或者二氧化铪举例，第一步向真空腔体内通入三甲基铝或者类似前驱体，让它和衬底表面的羟基发生化学吸附，这个吸附是自限制的，因为每个表面位点只有有限的活性基团，吸附完成后多余的前驱体分子不会再反应。然后吹扫干净，第二步通入水蒸汽或臭氧，把表面甲基替换成羟基，形成一层三氧化二铝。两个半反应各做一遍，就是一个循环，大约能沉积0.1-0.2 nm的膜。循环几百次下来，就是几十纳米的均匀薄膜。

这个技术听起来像是做介电层用的，但在碳化硅量子光子电路里，它有两个不可替代的作用。第一是作为硬掩模，因为ALD薄膜致密度高、厚度精确可控、台阶覆盖极好，可以覆盖在较厚的电子束光刻胶图案上，通过剥离或反应离子刻蚀把图案转入氧化物层，再作为掩模刻蚀碳化硅。第二是作为表面钝化层，在波导刻蚀完成后，用ALD沉积一层3-10 nm的氧化铝，把碳化硅表面的悬挂键和表面态包起来，像给器件穿了一件绝缘紧身衣，大幅减少表面电荷扰动。

我遇到过不少同学，以为ALD就是“长得均匀”，其实均匀只是表面。真正重要的是自限制反应带来的台阶覆盖能力和应力调控能力。在量子光子集成中，波导侧壁是近乎垂直的，普通溅射沉积很难覆盖侧壁，而ALD前驱体是气态分子，可以渗入高深宽比沟槽并在侧壁上逐层反应，均匀涂覆。这个特性直接决定了波导钝化靠不靠谱。

2.2 原子层刻蚀：用“剥洋葱”法修复刻蚀伤痕

原子层刻蚀是更晚成熟的技术，尤其是对碳化硅这种极其坚硬、化学惰性很强的材料。它的核心也是自限制循环，典型工艺是“改性+去除”两步。第一步，让氟基等离子体或氟基分子对碳化硅表面进行短时间处理，在表面形成一层薄的氟化硅碳层；第二步，用低能氩离子或热化学反应把这一改性层精确剥离。改性阶段的等离子体剂量要控制好，确保只改了几个原子层厚度的薄层，而不是轰出坑洞。去除阶段同样不能过度轰击，否则又把下面的晶格打坏了。

这样做一轮循环，实际去除的碳化硅厚度大概在0.5-1.5 nm，具体数值取决于等离子体剂量、偏压和衬底温度。我们曾经测量过，在4H-SiC上用SF6等离子体改性和Ar离子轰击的循环，40轮后总共去除了约30 nm，平均每轮0.75 nm，而且粗糙度从初始的2.3 nm下降到0.4 nm。这说明，原子层刻蚀不仅把材料精确减少，还顺带把侧壁上的“谷峰”优先削平，实现了原子级的平滑修复。

为什么不直接用更长时间的低偏压离子束磨平？因为离子束有方向性，容易造成侧壁底部被优先刻蚀形成倒角，同时轰击损伤依然严重。原子层刻蚀的好处在于每一轮的去除量很小，侧壁微粗糙度的起伏会被逐步“平均化”。哪怕不均匀，下一次循环也是从新表面开始自限制反应，不会累加记忆效应，这就让它成为修复损伤层的理想工艺。

3. 核心细节与实操要点：在SiC上跑通原子层加工流程

理论说再多，不如在实验室里亲手跑一遍。下面我以我们常用的一条4H-SiC量子光子芯片加工流程为例，拆解其中的核心步骤和参数选择。设备条件为一台等离子体增强原子层沉积设备、一台电感耦合等离子体刻蚀机、一台原子层刻蚀腔体，裸片暴露在标准百级间环境。这大致是很多高校可达到的配置，技术思路也可以移植到其它平台。

3.1 样品准备与基线清洁：不能忽视的第一步

拿到一块4H-SiC外延片，先别急着做ALD或光刻。表面状态直接决定后续的反应均匀性。碳化硅表面容易残留抛光损伤层、有机物吸附和自然氧化层，哪怕看着光亮，X射线光电子能谱上总能看到碳峰和氧峰。

我的习惯是把样品切割成15 mm见方的实验片，然后依次在丙酮、乙醇、去离子水中超声清洗各10分钟，去除有机物；再用稀氢氟酸浸泡90秒，去除自然氧化层；最后用氮气枪吹干。这里有个易错点：氢氟酸处理后的碳化硅表面会留下氢终止键，在空气中很快就再氧化，所以要尽快进ALD腔体。如果实验中间需要等待，建议把样品放在氮气柜里，或者直接真空保存。

清洗之后的基线表征同样重要。我每次都先用原子力显微镜扫5微米乘5微米区域，记录初始粗糙度。如果初始Ra超过1 nm，说明外延片本身状态不佳，后面的原子层加工很难救回来。还会再用椭圆偏振仪测膜厚，确定没有残存氧化层。这套基线数据既是工艺评价的起点，也是回溯问题的依据。

3.2 关键参数：温度、前驱体、循环数的经验窗口

原子层沉积的关键参数很多，但影响最大的无非是温度、前驱体脉宽、吹扫时间和循环数。

以常用的三氧化二铝钝化层为例，我一般将ALD腔体温度设在200-250℃之间。低于180℃，前驱体反应不完全，膜内会残留碳杂质；高于300℃，碳化硅表面开始形成额外氧化层，膜与衬底界面变得模糊，且三甲基铝自身可能会分解。脉宽由前驱体的饱和剂量决定，一般三甲基铝需要20-50毫秒脉冲，水蒸汽需要10-30毫秒。这里不要贪快缩短吹扫时间，吹扫不彻底会形成化学气相沉积成分，造成膜厚不均匀，还会在界面形成微粒。我通常会让吹扫时间是前驱体脉宽的10倍以上。

循环数则由目标厚度决定。三氧化二铝在200℃的速率大约为0.11 nm/cycle，需要5 nm钝化层就用45-50个循环。一个不错的经验是：第一次跑某个设备，先做厚度随循环数的标定实验，用椭偏仪测出实际速率，再据此设计后续工艺，而不是盲信理论值。

原子层刻蚀的参数相对更灵敏。我们用SF6等离子体做表面改性，射频功率通常设置在50-200 W，时间2-6秒；氩离子去除阶段的偏压控制在30-80 V，时间15-30秒。由于各设备的气路响应和等离子体分布差异很大，强烈建议先用一组空白样做“去除厚度-循环数”的标定实验，确定单循环去除速率和饱和窗口。如果偏压太高，你会看到去除速率不再是常数，而是每循环增加一截，那就意味着产生了离子损伤；如果偏低，表面改性层没有去除完全，形成残留氟化物，波导吸收会增加。

3.3 硬掩模图案化与原子层刻蚀的衔接

在碳化硅量子光子电路中，波导结构通常用电子束光刻加干法刻蚀来定义。碳化硅极硬，普通刻蚀需要较强的物理轰击，而这又会带来损伤。为了减少损伤，常见的做法是先通过ICP刻蚀出接近目标深度的结构，然后快速切换到原子层刻蚀进行表面修整。

具体衔接时，我用ALD沉积一层20 nm厚的氧化铝做硬掩模，然后在氧化铝上旋涂电子束光刻胶，曝光显影后将图案用反应离子刻蚀转移到氧化铝掩模中。氧化铝在碳化硅刻蚀中有很高的选择比，能够保证侧壁垂直度。随后在ICP刻蚀机上用碳氟基气体刻蚀碳化硅，留下150-200 nm深的波导核心结构。这层深度的控制很重要，太浅对光场限制不足，太深则侧壁面积增大，后道平滑难度翻倍。

ICP刻蚀完成后，不要急着做钝化，先用扫描电镜和原子力显微镜看侧壁形貌。如果侧壁有明显的条纹和凹凸，说明ICP参数还不够优化，这时用原子层刻蚀修整，一般30-50个循环就能让侧壁粗糙度回到1 nm以下。如果初始粗糙度超过5 nm，建议增加循环数，但要随时监控形貌，避免过度刻蚀把波导顶部削圆。

4. 实操过程与核心环节实现：从外延片到可测的量子光子芯片

有了上述单点工艺，下一步就是把这些技术串成一条完整的工艺链。下面我把我们在实验室里真正走过的流程逐步写出来，每个环节都解释“为什么这样做”，方便读者在自己的产线上复现和调整。

4.1 完整工艺链配置示例

第1步和第2步之间最好控制在1小时以内，避免表面重新吸附污染物。如果中间必须停工，至少要把样品放在干燥氮气环境中，并且再加一道短时的氧等离子体清洗再进ALD。第5步ICP刻蚀是决定器件形貌的关键，虽然我们用低偏压减少损伤，但选择比会下降。为了不牺牲垂直度，需要用更厚的ALD掩模来补偿。在SF6/O2/Ar混合气体中，常规ICP参数下氧化铝对4H-SiC的刻蚀选择比在6:1到10:1之间，所以20 nm的掩模可以刻到接近150 nm深的SiC，留一点余量。

第6步ALE平滑要特别注意，不能在ICP刻蚀后间隔太久，因为暴露的侧壁会自然氧化成一层非晶氧化硅，干扰改性反应的定量关系。间隔超过几小时，建议先用氢氟酸浸泡几秒去掉自然氧化层，再进ALE腔体。第7步钝化层的厚度和材料选择要结合色心深度。如果色心在表面下100 nm以内，钝化层超过10 nm会轻微改变光场分布，影响耦合效率。我们常用5 nm Al2O3，在损耗和色心稳定性之间取平衡。

第8步快速热退火是一个“修复”性质的步骤，它一方面让刻蚀过程中位移过的晶格原子回到原位，另一方面改善色心的荧光线宽。但退火温度有个范围，4H-SiC的硅空位在700℃附近比较稳定，超过1000℃可能发生缺陷重构，形成新色心。所以我的经验是，先做一组对比：同一芯片上不同退火温度下的单光子计数，挑最优点。

4.2 光子器件损耗测量的闭环反馈

工艺链跑完后，必须用光学测试来检验加工质量，否则前面的辛苦无据可依。常见的测试结构是跑道形微环谐振器，通过测量透射谱中的谐振峰，计算品质因数Q值。Q值越高，说明腔内光子衰减越小，也就是波导损耗越低。我记得有一次，第一次跑完整工艺链后测得微环Q值只有3000，我们把侧壁粗糙度从2.1 nm降到了0.6 nm后，Q值提升到了68000，这个对照实验让组里所有人都直观理解了原子层加工的价值。

损耗的定量测量可以用截断法，也就是在同一芯片上做不同长度的波导，测透射率差除以长度差，得到传播损耗。更省事的办法是通过环形谐振器的本征Q值和耦合Q值推算，但那个需要搭建相应测试系统。我在工作中常用一个简化公式：α(dB/cm) ≈ 10 log10(e) × (2πng) / (λ0 Q_int)，其中Q_int是本征品质因数，ng是群折射率，λ0是谐振波长。举个例子，波长1100 nm、群折射率2.6，测到Q_int为50000时，算出来大约是2 dB/cm。要注意这个公式要求Q_int准确，如果耦合状态不明，宁可多测几种耦合器结构来校正。

测试时还要关注光谱随时间的稳定性，因为这直接反映表面电荷环境和色心的稳定性。如果采集单光子发射光谱，发现谱线随机抖动超过几十兆赫兹，说明钝化不到位或表面残留电荷活性。这又是一个回头优化钝化层厚度或退火条件的信号。

5. 常见问题与排查技巧实录

原子层加工在碳化硅量子光子电路中的应用，远没有论文里写得那么顺利。这里记录几个我在实操中反复遇到、也花了不少时间解决的问题，算是排障速查表。

5.1 表面粗糙度不达标，越刻越毛怎么办

现象是：原子层刻蚀循环数加了，原子力显微镜测得侧壁粗糙度不仅没降，反而升高。多数时候是因为改性阶段通入了过量氟等离子体，在表面形成了过厚的氟碳聚合物层，而后续氩离子去除能力不够，导致残留物压住表面，下一轮改性反应随机发生，粗糙度自然变差。

解决办法，先把SF6等离子体功率降低或者缩短改性时间，比如从100 W降到70 W，时间从4秒缩到2.5秒。同时略微提高氩气流量和加速偏压，但要控制在损伤阈值内。如果侧壁粗糙度仍高，检查是否有碳簇残留，这类残留会在扫描电镜下看到明显的深色斑点。这时候可以在改性气体中混入极少量的氧气，帮助把残留碳氧化成可挥发产物。要注意氧含量不能高，否则会把碳化硅表面氧化成氧化硅，引入新的损伤源。

另一个反思点：不要一上来就靠增加ALE循环硬啃。如果ICP刻蚀初始粗糙度已经超过5 nm，优先优化ICP参数，比如降低偏压到15 V、增加气体总流量，先让大尺度形貌变好，再用ALE做最后修饰。原子层刻蚀不是万能的，它的强项是把已经不错但不够好的表面修到接近完美，而不是把粗糙表面突然变成镜面。

5.2 色心荧光闪烁和光谱漂移令人头疼

这是碳化硅量子光子电路里最常见、也最容易劝退新人的问题。明明刻出了漂亮的波导和微腔，接上共聚焦显微镜后，荧光信号像闹鬼一样时强时弱，谱线左飘右飘。究其原因，色心周围有许多表面悬挂键和吸附电荷，它们不断俘获和释放电子，改变局部斯塔克效应，就会造成谱线跳变。量子光子电路里，微腔表面面积大，这个问题被进一步放大。

我们的对策很简单：在波导刻蚀完成并经过ALE平滑后，立即进行ALD氧化铝钝化，越快越好。钝化后表面悬挂键被氧桥和铝氧网络包覆，电荷环境大幅稳定。我做过统计，同一批波导样品，钝化前后单光子谱线的短期抖动从约1.2 GHz降到了200 MHz以下，这是非常可观的改善。如果钝化之后还是闪，检查ALD前驱体的吹扫时间，可能是三甲基铝残留和水气残留共同污染了SiC表面，形成额外浅能级缺陷。

还有一个小技巧：钝化层沉积完成后，在氮气氛围中执行一次低温退火，比如400℃ 30秒，可以释放薄膜内应力，并让钝化层与碳化硅界面的原子更紧密地结合。但退火温度不能超过800℃，我试过在900℃退火，结果钝化层表面开始结晶，出现晶界散射，色心光谱甚至出现了新的发射峰，整体稳定性反而退化。

5.3 掩模选择比不足导致波导形貌如同“倒梯形”

这个问题常发生在用较薄的ALD氧化铝掩模做深SiC刻蚀时。由于ICP刻蚀中的离子横向轰击，掩模边缘会被逐渐打圆，侧向侵蚀会在SiC上形成非垂直的侧壁，最终波导截面变成倒梯形，导致光场模式变形、色心与腔模耦合效率下降。你会在关键尺寸测量时发现，波导顶宽比底宽窄了50 nm以上。

解决路径有两条。第一是加厚掩模到30 nm甚至50 nm，同时确保ALD薄膜的应力不要过高，否则掩模在图案转移阶段就翘曲了。第二是优化ICP刻蚀参数，降低射频功率、增大腔体压力，让化学反应比例提高，物理溅射比例下降。对碳化硅这种强键材料，不能完全靠纯化学刻蚀，但可以把偏压控制在40 V以下，配合高SF6流量来保持刻蚀速率。

另一个容易被忽视的细节是，刻蚀SiC之后，等离子体残留物会附着在刻蚀腔体壁上，在下一次工艺时脱落，形成微掩蔽效应。这种随机微掩蔽会在波导侧壁产生颗粒装突起，非常难用ALE修复。所以我们每次刻蚀完SiC，都要用氧等离子体清洗腔体，并且预跑一片“净化片”，再进正式样品。净化片的成本很低，但能省掉后续大量排障时间。

写在最后的一点体会

原子层加工技术在碳化硅量子光子电路里扮演的角色，与其说是“创造者”，不如说是一个苛刻的“抛光师”。它没法把一个糟糕的刻蚀工艺起死回生，但能把一个已经八九不离十的器件，推进到真正满足量子光学需求的领域。在实操中，我最大的体会是：一定要分两步走——先做常规优化把损耗压到接近目标，再用原子层沉积和原子层刻蚀做最后的几个纳米级打磨。贪心地把所有希望寄托在原子层加工上，反而会让流程复杂、成本高、问题多。

最后分享一个小技巧：评估原子层钝化效果，不必每次都测完整微环透射谱，可以直接观察波导附近单个色心的荧光稳定性。用共聚焦显微镜采集同一色心在若干分钟内的光谱峰值位置，如果漂移小于0.1 nm，就说明表面钝化到位了。这个办法简单、快速，很适合在日常流片之后作为快速质检手段。原子层加工这个“工具箱”还在持续变厚，未来肯定会有更高效的循环方式和更精准的原位监控手段出现。但当下，理解清楚每一步为什么这么做，才是把技术真正用好的前提。