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简介：面向芯片验证工程师与UVM学习者，这款自动化工具可一键生成可复用的UVM验证环境，避免手动搭建中的繁琐与易错问题。资源包共78个文件，以SystemVerilog源码（14个.sv）、Excel配置模板（4个.xlsx）为主，辅以Python启动脚本、说明文档与界面截图，压缩包约5.74MB。已有1032人学习下载。工具支持图形界面与Excel两种配置方式，用户可快速定义验证组件、Agent、Driver、Monitor、Scoreboard等核心模块，并自动生成清晰的工程目录结构。通过阅读PDF说明和运行uvm_testbench_gen.py，即可快速生成SPI等接口的完整测试平台，适合希望提升验证效率、快速搭建UVM环境的工程师参考。

1. 芯片验证的UVM环境，为什么值得用工具自动生成

芯片验证的UVM环境自动生成工具，解决的是验证工程师最不情愿做的那部分工作：重复、机械、但不得不做的样板代码。新IP立项时，验证计划往往已经写清了接口信号、协议类型、寄存器列表，接下来搭UVM环境却还是要手工开十几个文件。Agent、Sequencer、Driver、Monitor、Scoreboard、TestCase，一个都不能少；手搭一套能跑的环境，经验足的工程师也要一两周，其中七成时间花在复制粘贴和改端口名上。这类工具把这一两周的重复劳动压缩到半天：工程师维护一份验证计划描述文件和一套模板，工具批量输出UVM组件、连接关系和用例骨架。它适合三类人——刚入门、对UVM组件连接还不够熟的初级验证工程师；要同时管多个IP验证、不想每次从零重搭环境的验证负责人；想统一团队验证环境风格的验证方法学负责人。

2. UVM环境生成工具的根基：先拆清可自动化的组件结构

2.1 一张表拆出UVM环境的固定单元与可变单元

UVM环境能自动生成，前提是它的组织结构足够固定。从UVM 1.1到IEEE 1800.2标准，test、env、agent、sequencer、driver、monitor、scoreboard这套组件的职责和连接方式基本稳定：test里通过run_test启动环境；env在build_phase里创建agent和scoreboard；agent根据active或passive模式决定是否创建sequencer和driver；driver从sequencer的seq_item_port取事务，driver和monitor把采集到的事务通过analysis_port发给scoreboard。这套结构里，每个组件继承哪个uvm类、注册哪个宏、在哪个phase里做哪件事，都是有标准答案的。

固定的是结构，可变的是协议相关的细节。拿driver举例，所有driver都要在run_phase里get_next_item、驱动信号、item_done，但具体怎么驱动取决于接口时序。拿scoreboard举例，所有scoreboard都从analysis_port接收数据并做比较，但比较逻辑取决于协议。所以一个可用的生成工具，应该把"结构固定"的部分做成模板，把"协议相关"的部分留成填空位置。

下面用一张表格列出最常自动生成的单元，这张表也是后面设计模板和配置文件的依据：

有了这张表，生成工具的输入输出也就清晰了：输入是一份描述协议和配置的计划文件，输出是以上这些组件的SystemVerilog文件，外加一个filelist和一套编译脚本。协议相关、需要工程师补全的部分，在生成产物里以TODO注释或空壳函数的形式存在，工具只是把骨架搭好，不替你猜时序。

2.2 模板方案与代码生成方案：我为什么推荐模板为主

自动生成UVM环境有两种主流路线。第一种是模板方案：用Jinja2、Mako这类模板引擎，把SystemVerilog文件写成带占位符的模板，渲染时替换变量。第二种是代码生成方案：用Python或Perl直接拼字符串，每个文件都是print出来的。两条路我都在项目里见过，说下各自的适用边界。

模板方案的优势是文件形态和手写的SystemVerilog几乎一致，工程师拿到生成结果后一眼能看懂，改起来也容易；代价是模板里if/for逻辑写多了会变得复杂，有些地方还得靠过滤器处理大小写和缩进。代码生成方案的优势是完全动态，组件数量、连接关系可以在生成代码里用循环拼出来，灵活度高；代价是代码里套字符串很容易乱，缩进经常对不齐，后期维护生成器代码的人会很痛苦。

我一般推荐模板为主、少量逻辑用代码生成。具体做法是：文件级结构用模板，例如每个组件一个.sv.j2文件；组件数量、名字、参数注入用Python代码控制；如果某个环节需要动态拼接，比如根据配置文件生成connect_phase里的一串port连接语句，在Python里拼好一个字符串再传给模板。这个分工既保留了模板的可读性，又保留了代码的灵活性，后续换人维护也不会一头雾水。

2.3 目录与文件命名约定：生成工具落地前的必要设计

生成工具开始写代码之前，先定目录和命名规则。命名规则决定类名、文件名、宏名是否统一，这是后面所有脚本的基础。常见做法是每个agent名字作为所有相关组件的前缀：比如agent叫uart0，那么生成的类是uart0_driver、uart0_monitor、uart0_agent，对应的文件是uart0_driver.sv、uart0_monitor.sv、uart0_agent.sv。文件名和类名保持一致，是UVM环境里最基本也最容易被生成工具破坏的约定。

目录上，推荐按功能而不是按组件类型组织。一个典型的输出结构是：

output/ filelist.f compile.sh tb/ top.sv env.sv agents/ uart0/ uart0_transaction.sv uart0_sequencer.sv uart0_driver.sv uart0_monitor.sv uart0_agent.sv spi0/ spi0_transaction.sv ... tests/ tb_base_test.sv tb_rand_test.sv scoreboard/ tb_scoreboard.sv

按agent分包的好处是，后续新增协议时，只需要在agents目录下加一个子目录，不动其他文件。filelist.f由生成工具一并输出，编译脚本直接-f引用，避免手工维护include列表。顶层top.sv要不要自动生成，取决于DUT的接口复杂程度，我通常让工具生成一个最小可用的top骨架，时钟和复位由工程师按项目实际连。

2.4 什么情况下不适合用自动生成工具

工具不是银弹，至少有三类场景不建议上来就做生成器。第一种，项目只有一个IP、验证环境只搭一次、后续不再复用，花两天写生成器不如手工搭两天划算。第二种，协议本身还在频繁演进，接口信号每周都在变，模板要跟着频繁改，维护模板的成本会超过手工搭环境。第三种，团队里没有人愿意维护模板，生成器写出来三个月就没人敢碰了。判断标准很简单：同一个协议的环境，在团队里有没有可能被重复搭三次以上。有，就值得投入；没有，别为了自动化而自动化。后面章节讲到的模板和配置约定，也正是为"重复搭三次"的场景服务的。

3. 用Python和Jinja2搭一个可复现的UVM环境生成器

3.1 入口脚本：读取验证计划，渲染并输出组件文件

生成工具的入口一般是一个命令行脚本，传递两个参数：验证计划文件和输出目录。验证计划文件用YAML格式写，原因很简单：YAML比JSON多了注释和可读性，比XML简洁，验证工程师打开就能看懂。下面是一个最小的生成器入口，它读取计划文件，遍历每个agent，渲染对应的组件模板。

#!/usr/bin/env python3 # uvm_gen.py：UVM环境骨架生成入口 import sys import yaml from pathlib import Path from jinja2 import Environment, FileSystemLoader def load_plan(plan_path): """读取YAML格式的验证计划文件""" with open(plan_path, 'r', encoding='utf-8') as f: return yaml.safe_load(f) def render_component(tpl_env, template_name, output_path, context): """渲染单个模板文件并写入指定路径""" tpl = tpl_env.get_template(template_name) output_path.parent.mkdir(parents=True, exist_ok=True) output_path.write_text(tpl.render(context), encoding='utf-8') def main(plan_path, output_dir): plan = load_plan(plan_path) tpl_env = Environment( loader=FileSystemLoader('templates'), trim_blocks=True, # 去掉模板行尾多余空行 lstrip_blocks=True, # 去掉模板行首多余缩进 ) out = Path(output_dir) # 每个agent组件单独生成到自己的子目录 for agent in plan['agents']: base = out / 'agents' / agent['name'] for comp in ('transaction', 'sequencer', 'driver', 'monitor', 'agent'): ctx = {'agent': agent, 'plan': plan} render_component( tpl_env, f'{comp}.sv.j2', base / f"{agent['name']}_{comp}.sv", ctx, ) # 生成环境、顶层测试和filelist render_component(tpl_env, 'env.sv.j2', out / 'env.sv', {'plan': plan}) render_component(tpl_env, 'filelist.f.j2', out / 'filelist.f', {'plan': plan}) if __name__ == '__main__': if len(sys.argv) != 3: print('usage: uvm_gen.py <plan.yaml> <output_dir>') sys.exit(1) main(sys.argv[1], sys.argv[2])

这段代码的逻辑：load_plan把YAML转成Python字典；render_component负责模板渲染和写文件；main函数先遍历plan里的agents列表，对每个agent生成5个核心组件，再生成env和filelist。参数说明：plan_path是验证计划YAML路径，output_dir是生成文件的根目录，模板目录固定叫templates，和脚本放在同一层。运行时如果输出目录不存在会自动创建，重复运行会覆盖旧文件——这一点后面第5章会讲怎么避免误覆盖。

3.2 最小组件模板：driver怎么从占位符变成可编译代码

生成器的核心在模板，模板写得好不好直接决定生成产物是否需要大量手工修改。拿driver举例，一个最小可用的driver模板长这样：

// {{ agent.name }}_driver.sv — 由工具生成，请勿手工编辑 class {{ agent.name }}_driver extends uvm_driver #({{ agent.name }}_transaction); `uvm_component_utils({{ agent.name }}_driver) function new(string name = "{{ agent.name }}_driver", uvm_component parent); super.new(name, parent); endfunction virtual task run_phase(uvm_phase phase); forever begin seq_item_port.get_next_item(req); // TODO({{ agent.name }}): 在这里把req字段驱动到接口信号 `uvm_info("DRV", $sformatf("drive item seq_id=%0d", req.get_seq_id()), UVM_HIGH) seq_item_port.item_done(); end endtask endclass

模板里的{{ agent.name }}在渲染时会被替换成配置里的agent名字。替换后，类名、uvm_component_utils宏参数、new函数里的字符串参数三处保持一致，不会出现手写时常见的"类名和宏名对不上"的编译错误。run_phase里的get_next_item、item_done是UVM driver的固定握手流程，保留不动；TODO注释是留给工程师填驱动时序的位置。生成工具不负责猜协议时序，这一点在团队里要形成共识：工具给的是骨架，时序和协议解析属于可变部分，必须人工补。

如果配置里还有interface相关字段，driver模板里通常会再加一个虚拟接口句柄和config_db的获取代码。常见做法是让模板根据agent配置里的if_name参数渲染出类似uvm_config_db#(virtual uart_if)::get(this, "", "vif", vif)的代码，这样生成的driver就自带接口获取逻辑，不需要每次手写。注意interface本身不能在模板里凭空生成，因为接口信号定义和DUT管脚强相关，工具最多生成一个空的interface骨架。

3.3 agent模板与端口连接：动态生成比写死可靠

agent是把事务级和信号级组件串起来的一层。active模式下，agent里要创建sequencer、driver、monitor，并在connect_phase里把driver和sequencer连起来；passive模式下只创建monitor。这个区别在SystemVerilog模板里用is_active判断：

class {{ agent.name }}_agent extends uvm_agent; `uvm_component_utils({{ agent.name }}_agent) {{ agent.name }}_sequencer seqr; {{ agent.name }}_driver drv; {{ agent.name }}_monitor mon; function new(string name = "{{ agent.name }}_agent", uvm_component parent); super.new(name, parent); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); mon = {{ agent.name }}_monitor::type_id::create("mon", this); if (is_active == UVM_ACTIVE) begin seqr = {{ agent.name }}_sequencer::type_id::create("seqr", this); drv = {{ agent.name }}_driver::type_id::create("drv", this); end endfunction virtual function void connect_phase(uvm_phase phase); super.connect_phase(phase); if (is_active == UVM_ACTIVE) begin drv.seq_item_port.connect(seqr.seq_item_export); end endfunction endclass

注意模板里的if (is_active == UVM_ACTIVE)是SystemVerilog代码里的判断，不是模板的if，它依赖UVM的agent基类本身就有is_active字段。模板里真正用到Jinja2条件渲染的场景，是agent是否带寄存器模型、是否需要额外的coverage collector这类配置文件层面的开关。端口连接这块容易踩坑的地方在env层——如果env模板把agent到scoreboard的连接写死了，配置里多加一个agent就会编译不过。正确做法是把连接关系也做成数据驱动，在plan里用connect列表描述，模板里for循环遍历生成连接代码。

3.4 生成后的编译冒烟：让工具在交到工程师手上之前先自证可用

生成器输出一堆文件，不等于环境能跑。一个负责任的生成工具，必须带一个编译冒烟环节。常见做法是生成器同时输出filelist.f和一个编译脚本，冒烟时直接拉起仿真器编译。下面是一个最小可用的编译脚本：

#!/bin/bash # compile.sh — 生成后的UVM环境编译冒烟 # 用法: ./compile.sh <uvm_install_dir> <output_dir> UVM_HOME=$1 OUT=$2 vcs -sverilog -full64 \ +incdir+${UVM_HOME}/src \ +incdir+${OUT} \ +incdir+${OUT}/agents \ +incdir+${OUT}/tests \ -f ${OUT}/filelist.f \ -l compile.log \ -timescale=1ns/1ps

UVM_HOME是UVM库的安装路径，不同仿真器有差异，所以作为参数传入。+incdir后面的路径必须覆盖所有生成文件的目录，否则模板里用了include语句的组件在编译时找不到头文件。filelist.f里是所有.sv文件的相对路径列表，由生成器维护，比编译时手写文件列表可靠得多。冒烟编译的原则是"编译过不代表环境对，编译不过一定代表模板或配置有错"，所以建议把编译脚本挂到项目每天的回归里，模板改动后第一次生成必须跑一遍。

提示：冒烟编译脚本建议纳入项目的持续集成流程，模板或配置有改动时自动触发一次生成和编译，避免把编译不过的生成结果流到工程师手里。

4. 生成工具落地到项目：配置字段、默认值覆盖与差异管理

4.1 一份能生成完整UVM环境的YAML配置长什么样

工具要实用，验证计划描述文件得把UVM环境的可变点都覆盖到。以下是一份我在模拟项目X里用过的配置模板，字段不多但每个都是必需的：

project: name: "chip_a" # 项目名，用于filelist和命名空间前缀 timescale: "1ns/1ps" dut: module: "chip_a_top" # DUT顶层模块名 clk_name: "clk" rst_name: "rst_n" rst_active: "low" # 复位电平，低有效或高有效 agents: - name: "uart0" # agent名字，作为所有类名前缀 protocol: "uart" # 协议类型，决定采样和驱动模板细节 is_active: true # true=active, false=passive if_name: "uart0_if" # 虚拟接口名字 has_reg_model: false # 是否带寄存器模型 - name: "spi0" protocol: "spi" is_active: true if_name: "spi0_if" has_reg_model: true # SPI有寄存器访问，所以开寄存器模型 scoreboard: mode: "in_order" # in_order=按序比较, loose=乱序比较 ref_model: "spi0_ref" # 参考模型类名，生成空壳 tests: - name: "reg_smoke_test" # 冒烟测试 sequence: "reg_seq" - name: "rand_rw_test" # 随机读写测试 sequence: "spi_rand_seq" - name: "fifo_overflow_test" sequence: "fifo_overflow_seq" connect: - from: "uart0.mon" to: "scoreboard.uart_export" port_type: "analysis" - from: "spi0.mon" to: "scoreboard.spi_export" port_type: "analysis"

配置里的agents列表决定生成哪些agent组件，connect列表决定env层怎么连scoreboard，tests列表决定生成哪些test类。这份配置写好之后，生成工具的输出应当是完整可编译的。协议字段protocol目前主要用于给模板传参数，比如SPI的driver模板里驱动时序部分会多一些提示注释，UART则提示波特率相关字段，工具本身不做协议的仿真模型生成。配置里的scoreboard.ref_model是指参考模型类名，但如果团队还没有参考模型，也可以留空，生成空壳让验证工程师自己填。

4.2 默认值定义与覆盖优先级：避免一个配置写三遍

生成工具在团队里推广时，最常见的阻力是"每个项目配置写得不一样，生成的代码五花八门"。解决办法是定义一套默认值，配置里没写的字段用默认值，写了的覆盖默认值。下面是我常用的默认值表，可以按团队习惯扩展：

默认值要沉淀在模板代码里，而不是写进每一个项目的配置。做法是：模板里用{{ agent.get('is_active', true) }}来取字段，Python里不再单独处理默认值；这样配置文件中只写与默认值不同的字段，文件能缩短一半以上。覆盖规则上，我习惯是组件级配置覆盖agent级，agent级覆盖project级，模板渲染时传入的context已经按这个优先级算好最终值，模板里不关心优先级逻辑。说白了，默认值是为了让新手少写配置，覆盖规则是为了让熟手不用改模板，两者缺一不可。

4.3 生成文件与手工修改：区分自动区和手工区

生成工具最容易被骂的一点是：工程师手工改好的代码，下一次重新生成就被覆盖了。要解决这个问题，需要在模板设计阶段就规划"自动生成区"和"手工扩展区"。最可靠的做法是让模板在文件末尾include一个独立的手工文件：

// {{ agent.name }}_driver.sv — 自动生成部分，请勿编辑 class {{ agent.name }}_driver extends uvm_driver #({{ agent.name }}_transaction); `uvm_component_utils({{ agent.name }}_driver) // 自动生成代码到这里结束 `include "{{ agent.name }}_driver_manual.svh" endclass

include的文件如果不存在，编译会报错。所以生成器要在第一次生成时同时创建一个空的manual文件，并在文件头部写清注释，说明这个文件是手工维护区，重新生成不会覆盖。这样工程师的改动全部放在manual文件里，生成器只需要维护自动区，两者互不干扰。这个约定比在生成器里做"检测本地修改再保留"要简单得多，也可靠得多。检测本地修改的方案在小型Demo里看似聪明，一旦涉及多人协作，merge起来就是灾难。

5. UVM环境自动生成工具的5个常见坑与排查方法

工具类的东西，不在真实项目里滚一遍，很多问题暴露不出来。下面这5个坑是我和A同学在不同项目里实际踩过的，按现象、原因、解决三个步骤梳理，供排查时对照。

5.1 编译报uvm_component_utils宏重复或类名冲突

现象：第一次用生成器搭环境，编译vcs时报某个类的`uvm_component_utils宏重复定义，或者同一agent下两个文件的类名一样。

原因：模板里类名没用agent['name']做前缀，两个agent生成了同名driver类；或者是文件里的类名和文件名不一致，include多个文件时编译器看到两个同名类。这类问题随机出现，和配置里agent的数量直接相关，agent越多越容易撞名。

解决：检查模板里所有类名、new函数字符串参数、uvm_component_utils宏参数是否都带了{{ agent.name }}前缀；再把文件名和类名强制统一为agent名加组件名。这个检查应该在生成器里做一次断言，生成完遍历所有.sv文件，找出类名和文件名不一致的立刻报错，别等仿真器来告诉你。

5.2 env层端口连接被模板写死导致编译不过

现象：生成时只有两个agent，后面在配置里加了第三个agent，重新生成后env编译报port连接不匹配，connect_phase里报找不到某某信号。

原因：env模板里把agent到scoreboard的connect写死了两行，新增agent后connect_phase还是只有那两行，或者反向多连了不存在的组件。这个坑的隐蔽之处在于，编译报错的位置在scoreboard或env，人很容易以为是手写部分的问题，不会第一时间怀疑模板。

解决：把connect列表做成配置文件的一部分，模板里用for循环遍历connect列表生成连接代码。每次增删agent，只需要改配置里的connect段，不需要动模板。连接用的端口名也要在配置里写清，不要在模板里隐式拼接，否则排查起来要靠猜端口名到底哪来的。

5.3 生成的sequence在仿真里没有按预期约束随机

现象：sequence已经生成了，仿真也能跑，但事务里的字段全是默认值，随机约束完全没生效，覆盖率数据也异常。

原因：生成器只生成了sequence骨架，body里只有一个`uvm_do(req)，配置里写的约束条件没有被渲染进模板；或者sequence本身没有正确raise/drop objection，提前结束了。

解决：模板里给sequence_body预留约束块，配置里写约束表达式，生成时用uvm_do_with(req, { {{ agent['constraint'] }} })渲染。如果配置里没写约束，至少生成一个空的constraint块并加TODO注释，避免工程师误以为工具已经处理了随机策略。我一般还会在生成的sequence里自动加上objection的raise/drop，省一个排查项。

5.4 回归脚本匹配不到自动生成的测试用例名

现象：工具生成的测试环境能在仿真器里单跑，但一跑回归就报test case not found，覆盖率数据库里group名也是一堆默认名，多个agent的覆盖率互相覆盖。

原因：UVM的run_test里的测试名通过`UVM_TESTNAME宏或命令行+UVM_TESTNAME传入，回归脚本里写的名字和生成器输出的test类名大小写或前缀不一致；覆盖组名没加模块前缀，多个agent共用一个covergroup名，覆盖率数据库里互相覆盖。

解决：让生成器同时输出一份test list文件，回归脚本直接读取这份文件里的测试名，避免手工维护。覆盖率的covergroup在模板里用{{ agent.name }}做group名前缀，保证每个agent的覆盖率数据独立。另外在env模板里给每个agent的covergroup实例化一个独立名字，这个细节能省掉后面排查覆盖率合并的半天时间。

5.5 重新生成时手工改动被静默覆盖

现象：工程师改好了driver的时序驱动代码，某次为了加新agent重新跑生成器，改好的driver代码不见了，且没有任何提示。

原因：生成器每次全量覆盖输出目录，不区分自动生成区和手工维护区。虽然模板里有"请勿编辑"注释，但项目一忙，手工改动还是会发生。这个坑最伤团队信任，一次覆盖之后，工程师可能再也不愿用生成器。

解决：按4.3节的方式，模板里include一个独立的manual文件，手工代码全部放manual文件；重新生成前在脚本里加一个提示，如果检测到输出目录已存在，打印"将覆盖自动生成区文件，手工区不受影响"再继续。即使覆盖了自动区，手工区也还在，损失可控。更进一步，可以在生成器里对auto区文件做一次git diff，有未提交改动时先中止并提醒。

6. 一个让生成工具真正可维护的进阶技巧：dry-run与diff验证

生成工具写完第一版、跑通一个项目之后，真正的挑战变成了"怎么让模板和配置长期保持同步"。这里分享一个我后来养成的习惯：给生成器加dry-run模式，每次改动模板或配置后，先生成到临时目录，和上一次生成的产物做一次diff，确认差异符合预期再提交。这样模板改动导致的"意外差异"能在提交前被发现，而不是等仿真跑到一半才暴露。

具体做法是生成器加一个--out参数，dry-run时不写output目录，而是生成到/tmp/uvm_gen_preview下。然后跑一遍递归diff，只关注关键文件的变化。如果这次改动只是给driver模板加了一行debug打印，diff里却出现了某个transaction文件的字段变化，说明模板变量串了，立刻回头查。这个流程相当于给生成器上了一个"后悔药"：在覆盖之前先看清差异。

另一个配套习惯是模板和配置都进版本管理，生成器脚本本身也进。每次协议的接口信号有变更，流程是：改协议描述 -> 改模板 -> dry-run看diff -> 编译冒烟 -> 提交。不要直接去改生成好的.sv文件。我在这上面吃过亏：某次为了赶交付，直接改了生成文件里的端口定义，没同步模板，结果下一个项目复用模板时，同样的错误又生成了出来，排查了整整半天，最后还是靠diff发现是模板和配置不同步。

工具的价值在于把"验证环境搭建"里的机械劳动抽走，但前提是它自身被认真对待。dry-run、diff、编译冒烟这套组合，相当于给生成器上了保险，让它在团队里用着不翻车。希望帮到你。

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