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简介：一份基于FPGA的1553B总线接口设计与验证技术文章，面向航空电子与嵌入式总线接口开发人员。传统协议芯片成本高、灵活性受限，本方案以现场可编程门阵列为核心，采用自顶向下方法完成曼彻斯特编解码器与协议处理逻辑设计，并编写硬件描述语言代码、借助仿真工具完成功能验证。验证平台由专用开发板与个人计算机搭建，在现场可编程门阵列内部模拟总线控制器与远程终端，按指令完成收发测试，证明接口可在协议规定数据率下稳定工作；同时以光纤替代电缆，利用内嵌高速串行收发器实现总线数据的光纤传输，速率可提升至每秒三吉比特以上。内容涵盖总线消息格式、三种终端响应流程、编解码器实现细节与验证平台搭建，完整呈现从协议分析到硬件验证的流程，具有直接工程参考价值。压缩包内仅1个PDF文档，大小约104KB，已有1748人学习下载。

1. 基于 FPGA 的 1553B 总线接口设计与验证：这活为什么值得自己干

在航电系统里摸过几年的人都知道，1553B 总线是绕不开的坎。它不像以太网那样随手就能抓包，也不像 SPI 那样几条线就能点灯，它是一种半双工、指令响应的串行总线，带严格的时序和协议约束。而基于 FPGA 做 1553B 总线接口，是目前把协议栈、电气接口和验证环境握在自己手里最靠谱的一条路。这篇笔记讲的就是：怎么用 FPGA 把 1553B 接口从零搭起来，再把它验证到能上板、能跑消息的程度。

这活儿适合两类人。一类是做航电或军工配套的嵌入式工程师，需要在自己板卡上挂一个 1553B 节点，但不想被商用的协议芯片绑死；另一类是 FPGA 开发者，想搞懂曼彻斯特编码、命令字状态字、RT 响应时序这些硬核细节，顺便给自己攒一套可复用的验证环境。读完你能知道协议要卡哪几个时间参数、代码结构怎么切、仿真怎么建，以及最常见的那些“看着信号对、一上总线就翻车”的坑在哪。

我说句实在话，1553B 接口的 FPGA 实现，难度不在编码，而在“验证”二字。仿真里能跑通和上了总线能稳定通信，中间隔着好几层玄学。所以本文不止给代码，还把验证策略和排错清单一并拆开说。

2. 1553B 协议层的关键设定：先把总线规则吃透再动手写 RTL

2.1 总线拓扑与终端角色：BC、RT、MT 的分工

1553B 总线是典型的指令响应式多路总线，一条双冗余总线（A/B 通道）上最多挂 31 个远端终端（RT），外加一个总线控制器（BC）和一个可选的总线监视器（MT）。BC 负责发起所有消息传输，RT 被动响应，MT 只监听不参与。协议规定同一时刻只有一个 BC 发命令，RT 地址从 0 到 30，地址 31 留作广播。

这个角色划分直接影响 FPGA 设计。如果你要做 BC，那么你的状态机必须能主动产生命令字、数据字和状态字，并且要处理 RT 无响应或响应超时的情况；如果做 RT，则要能从总线中识别属于自己的命令字，解析子地址和字计数，再按协议要求在规定时间内返回状态字。绝大多数项目的需求是“RT 板卡”，所以本文重点也是 RT 侧，但结构上会说明怎么扩展到 BC。

在接口设计上，FPGA 内部通常要把协议处理与物理层收发分开。物理层用收发器芯片（常见做法是接变压器隔离和总线收发器），FPGA 侧只处理差分信号到单端电平的转换；协议层则全部在 FPGA 内部用状态机实现。这样做的理由是，1553B 的电气层要求比较特殊，输出幅度、上升下降时间、过零抖动都有军标约束，直接用 FPGA IO 驱动不太现实，交给专用收发器更稳。

2.2 消息格式与命令字、状态字、数据字的结构

1553B 的消息由字组成，每个字 20 bit：3 bit 同步头 + 16 bit 有效数据 + 1 bit 奇偶校验。同步头不是普通的曼彻斯特码，而是非法曼彻斯特波形：命令字和状态字的同步头是 1.5 个高电平 + 1.5 个低电平，数据字的同步头恰好相反。这个区别是接收端判断“这是命令/状态字还是数据字”的第一依据。

16 bit 有效数据里，命令字的结构是：RT 地址（5 bit）+ 发送/接收位（1 bit）+ 子地址（5 bit）+ 字计数/模式码（5 bit）。状态字则是：RT 地址（5 bit）+ 消息错误位 + 服务请求位等标志位。数据字没有结构，纯数据。所以解码器的核心就是先把同步头类型识别出来，再按不同字类型把 16 bit 拆字段。

这里有一个容易看漏的细节：字的有效数据是高位在前（MSB first），但曼彻斯特编码本身是每个 bit 占 2 个时钟周期，中间有一次电平跳变。设计解码器时，采样时钟通常取 1 MHz 位速率的 16 倍或 20 倍，因此每个 bit 能采 16 到 20 个点，再通过过零检测来恢复时钟和数据。如果直接拿上升沿打拍，大概率会采到码型边缘，导致误码。

2.3 时序参数：3us 响应、4~14us 间隔这些硬指标

1553B 协议最折磨人的不是编码，是时间参数。RT 在收到命令字之后，必须在 3us 内开始返回状态字；BC 发出的相邻消息之间，消息间隔要保持在 4~14us（一般情况下）；RT 响应超时，BC 侧通常设 14us 超时判定。此外，字与字之间也有严格要求：一个字结束后，下一个字应在 1us 内开始（一般小于 1us，且不小于 1 个位时）。

这些参数落在 FPGA 实现里就是计数器。比如 RT 收到命令字后，要启动一个“忙等到第 3 个微秒边沿再允许状态字发送”的状态；消息间隔则由 BC 的状态机控制，需要一个自由运行的微秒计数器。很多翻车案例就是这里计数基准没统一：用了不同时钟域来的微秒计数，导致响应时间漂移。

还要注意，1553B 的时钟容差是 ±0.1%，也就是说 1 MHz 位速率，1 位时间为 1us，误差不超过 1ns。FPGA 内部振荡器难以满足这个精度，常见做法是接一个有源晶振，比如 16MHz 或 20MHz，然后在 FPGA 内用 PLL 分频，生成精确的 1MHz 位时钟。这个位时钟不只是给编码用，还要给协议状态机做时间基准，所以 PLL 的锁定状态要参与复位逻辑，否则上电初期收发就会乱。

3. FPGA 实现架构：协议栈自研还是买 IP，接口电路怎么搭

3.1 自研与商用 IP 的取舍：成本和可控性的血泪权衡

做 1553B 接口，第一个要拍板的问题：自己写协议栈，还是买成熟 IP 核？商用 IP 通常来自某几家 FPGA 厂商或第三方 IP 提供商，功能完整、经过验证，但价格不低，而且有时候是加密网表，你想改个细节都没法动。自研的优势是可控性强，能针对特定板卡裁剪逻辑，省资源，也方便集成到自己的总线监视功能里。

我自己的习惯是：如果项目周期紧、芯片已经选型且官方有现成 IP，那就直接用 IP，省得自己踩协议坑；但如果项目要求链路可定制，比如要加特殊的消息过滤、要自定义 RT 子地址行为，或者纯粹是为了学习和建立自己的验证能力，那必须自研。自研的风险在验证成本，后面会专门讲。

资源上，一个最小 RT 核，用 Verilog 写的话，大概几百个 LUT 加上一小块 BRAM 就够了。如果还要带 BC 功能和完整消息重试逻辑，资源会涨到一两千 LUT。相比直接用协议芯片（那种芯片本身也贵），FPGA 方案在批量小、规格多的项目里反而更划算。

3.2 顶层模块划分：收发前端、协议控制器、存储器接口

常见的自研方案把 FPGA 内部切成五个模块：收发前端（RX/TX）、曼彻斯特编解码器、协议状态机、消息缓冲存储、主机接口（跟 CPU 或 DSP 相连）。收发前端处理与外部收发器芯片的连接，通常包括方向控制信号和差分转单端后的电平信号；曼彻斯特编解码器负责把串行数据流变成 16 bit 并行字；协议状态机解析命令字、装配状态字和生成数据字；消息缓冲用双口 RAM 或寄存器堆存放待发送和接收的数据；主机接口则是 AXI-Lite 或简单 SRAM 接口，让处理器读写消息数据。

这里要注意的是，收发前端和编解码器一起构成“物理层”和“链路层”的边界。收发器芯片一般有 TX/RX 差分对，还有一个类似“使能”的信号控制发送方向。FPGA 里必须用单一时钟域处理 TX 数据，避免跨时钟域打拍造成曼彻斯特码毛刺。我一般会让收发前端的工作时钟直接用位时钟的倍频，例如 16MHz，而协议状态机用 48MHz 或 100MHz 的系统时钟，两者之间用异步 FIFO 隔离。

这个结构的好处是协议状态机的时钟可以随便跑高，不用迁就位时钟；坏处是 FIFO 的读写时序要仔细处理，不然高负载下容易丢字。不过对于 1553B 这种最高 1Mbps 的串行速率，FIFO 深度给到 16 个字就非常宽裕了，不用担心拥塞。

3.3 关键模块设计要点：曼彻斯特编码与收发器接口

曼彻斯特编码规则不复杂：每个 bit 周期内，从高到低表示逻辑 1，从低到高表示逻辑 0。也就是说每个 bit 中间必然有一次跳变，而 bit 与 bit 之间的电平保持不变（这就是为什么同步头故意用连续 1.5 个高低电平来制造非法波形，用来区分字类型）。

编码器实现时，最稳妥的做法是用一个状态机控制 TX 引脚。收到 16 bit 并行数据后，先把同步头按类型输出，再逐 bit 输出，每个 bit 占用两个时钟周期（如果位时钟 1MHz，那么编码器时钟给 2MHz 或更高，再分频成两个相位）。一个常见的坑是：编码器输出的最后一位结束后，TX 引脚应该拉低并保持，不能让总线悬浮。为此需要额外的“空闲”状态，只有总线控制权交给本节点时才允许拉高。

收发器接口的另一个细节是方向切换。1553B 是半双工，同一时刻只能收或发。在 RT 模式下，FPGA 平时处于接收状态；当收到发给自己的命令字并需要响应时，要在“最后一个命令字位结束”到“状态字第一个位开始”之间切换方向。这个切换时刻是 3us 响应时间的一部分，所以方向控制信号的时序余量非常小。如果你用收发器的使能脚直接控制方向，要把使能信号的传播延迟考虑进去，必要时在编码器里提前两个时钟周期拉高使能。

4. 在 FPGA 上跑通最小系统：寄存器定义到仿真验证的完整步骤

4.1 搭建最小验证环境：时钟、复位、收发数据通路

开始写代码前，先搭一个最小环境。我的做法是：外部晶振进 FPGA 后经 PLL 产生 16MHz 位时钟和系统时钟（如 50MHz），复位用按键或上电复位电路，然后 FPGA 内部例化一个串口或 JTAG 用来调试。对于 1553B 接口验证，最关键的是要能把总线上的原始串行数据抓出来看，所以我会在收发前端和编解码器之间加一个 debug 复用器，用 ChipScope 或 SignalTap 实时观察。

最小系统里，先不要急着一口气写完协议状态机，而是先验证物理链路：让 FPGA 反复发送固定的命令字，用示波器或逻辑分析仪看 TX 差分波形；再用信号发生器向 RX 端灌一串曼彻斯特码，验证解码器能否正确恢复出 16 bit 数据。这个阶段能跑通，后面协议层才有意义。

具体到代码，建议按模块分别建立文件夹，每个模块有自己的 testbench。顶层只做例化，不写算法逻辑。这样后面仿真出问题，能快速定位到是编解码器还是状态机，而不是在一坨代码里翻。

4.2 用 Verilog 写一个曼彻斯特编码器：代码与参数说明

下面是一段可以直接用的曼彻斯特编码器核心代码，它接收 16 bit 并行数据和同步头类型，输出串行码流。时钟为 16MHz，位速率为 1MHz，所以每个 bit 占 16 个时钟周期。这里做了简化，但结构是项目里在用的。

module manchester_tx #( parameter CLK_FREQ = 16_000_000, parameter BIT_RATE = 1_000_000 )( input wire clk, input wire rst_n, input wire tx_start, input wire [1:0] sync_type, // 2'b01: 命令/状态字同步头, 2'b10: 数据字同步头 input wire [15:0] tx_data, output reg tx_out ); localparam CYCLES_PER_BIT = CLK_FREQ / BIT_RATE; // 16 reg [3:0] bit_cnt; // 已发送的 bit 数，范围 0~19，同步头3bit + 数据16bit + 校验1bit reg [4:0] cycle_cnt; // 每个 bit 内的时钟计数 reg cur_bit; // 当前正在发送的 bit 值 reg bit_phase; // 0: 前半周期, 1: 后半周期 reg tx_busy; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin bit_cnt <= 5'd0; cycle_cnt <= 5'd0; tx_out <= 1'b0; tx_busy <= 1'b0; bit_phase <= 1'b0; cur_bit <= 1'b0; end else if (tx_start && !tx_busy) begin tx_busy <= 1'b1; bit_cnt <= sync_phase_length(sync_type); // preload first bit's phase // 初始化：先输出同步头的第一个半周期 cur_bit <= (sync_type[1] == 1'b1) ? 1'b1 : 1'b0; bit_phase <= 1'b0; cycle_cnt <= 5'd0; tx_out <= cur_bit; end else if (tx_busy) begin if (cycle_cnt == CYCLES_PER_BIT - 1) begin cycle_cnt <= 5'd0; // 一个 bit 发送完成，切换到下一个 bit if (bit_cnt == 5'd19) begin tx_busy <= 1'b0; tx_out <= 1'b0; end else begin // 计算下一个 bit（含同步头/数据/校验的取值） cur_bit <= next_bit_value(bit_cnt, sync_type, tx_data); bit_cnt <= bit_cnt + 1; bit_phase <= 1'b0; end end else begin cycle_cnt <= cycle_cnt + 1; // 在 bit 中间点翻转电平，实现曼彻斯特编码 if (cycle_cnt == (CYCLES_PER_BIT/2 - 1)) begin bit_phase <= 1'b1; tx_out <= ~tx_out; // 中间跳变 end end end end // 辅助函数：根据 bit 序号输出对应的值 function automatic bit next_bit_value(input [4:0] idx, input [1:0] sync, input [15:0] data); begin if (idx < 3) begin next_bit_value = (sync == 2'b10) ? 1'b1 : 1'b0; // 数据字同步头前1.5bits为高 end else if (idx < 19) begin // 数据位，MSB first next_bit_value = data[18 - idx]; end else begin // 奇偶校验位，这里用偶校验 next_bit_value = ^data; // 异或归约，偶校验 end end endfunction // 同步头有一个非标称的半周期，这里简化为：位序号0和1各1个周期，位序号2只占半个周期 // 简化处理：让同步头的前两个bit直接输出，第三个半周期通过控制cycle_cnt实现 function automatic [4:0] sync_phase_length(input [1:0] sync); begin sync_phase_length = (sync == 2'b10) ? 5'd2 : 5'd2; end endfunction endmodule

这段代码里，sync_type用来区分同步头类型，但真正的同步头长度是 1.5 个位时，而普通 bit 是 2 个半周期。这里为了演示把同步头简化成了 3 个 bit 周期，实际工程里需要额外状态处理那 0.5 个位时的非对称波形，否则整条消息的字间隔会差 0.5us，累积多了协议就崩了。我的建议是：不要用 function 硬凑波形，而是把同步头单独用一个状态机输出，这样时序更可控。

第 4 行的参数CYCLES_PER_BIT是核心，直接决定位速率准确度。如果你换了晶振频率，改这里就行。第 12 行的sync_phase_length我没有真正实现 1.5 位时，只是给了返回值，你在工程里要替换成能输出 3 个半周期波形的逻辑。

4.3 用 SystemVerilog 搭建 1553B 总线功能模型做仿真

自研协议栈最怕的是仿真环境不对。我建议用 SystemVerilog 写一个 1553B 总线功能模型（BFM），用来模拟总线上其他节点的行为。这样你可以把自己写的 RT 核挂在这个 BFM 上，仿真 BC 发命令、RT 响应、数据收发全过程。

下面是一个简化的 BFM 发送消息的 task，它模拟 BC 发出命令字、数据字和接收状态字的过程。代码省略了具体信号连接，重点看时序控制方式。

task automatic send_bc_message( input logic [4:0] rt_addr, input logic rtr, // 0: 接收模式(BC->RT), 1: 发送模式(RT->BC) input logic [4:0] subaddr, input logic [4:0] word_count, input logic [15:0] data_words[] ); logic [15:0] cmd_word; begin // 组装命令字 cmd_word = {rt_addr, rtr, subaddr, word_count}; // 发送命令字，注意这里调用编码器 task，位时按 1us 推进 send_word(CMD_SYNC, cmd_word); // 消息间隔：4~14us，BFM 里固定用 8us #8us; if (rtr == 1'b1) begin // RT->BC，BC 要等 RT 响应 // 等待状态字，正常应在 3us 内出现 wait (rx_ready); get_word(status_word); // 再读取数据字 for (int i = 0; i < word_count; i++) begin get_word(data_words[i]); end end else begin // BC->RT，依次发送数据字 for (int i = 0; i < word_count; i++) begin send_word(DATA_SYNC, data_words[i]); end end end endtask

这个 BFM 的关键是#8us和wait(rx_ready)这两处。#8us用来控制消息间隔，你在 testbench 里改这个值，就能测出自己 RT 对时间间隔的容忍度。wait(rx_ready)用于模拟 BC 等待 RT 响应，如果你要测 RT 超时场景，就在 BFM 里加一个 14us 超时计数器，超过就报错。

用 SystemVerilog 做 BFMs 的好处是可以用task和interface把总线时序封装好，测试用例写得像脚本。但注意，BFM 里的事件推进要用类#延迟，这在仿真里没问题，但综合时绝不能出现。所以 BFM 最好和设计文件分开目录，只用于 testbench，避免误综合。

5. 验证与调试的常见问题避坑：协议一致性翻车现场

5.1 RT 地址误配导致总线无响应

现象：仿真时 BFM 发命令字给 RT 地址 3，但自己的 RT 模块一点反应都没有，总线波形上只有命令字，没有状态字。试遍所有命令都一样。

原因：命令字里 RT 地址字段是 5 bit，而 FPGA 内部寄存器往往默认从地址 1 开始。如果 RT 地址通过外部拨码开关读进来，没有做“地址有效性”判断，或者地址比较逻辑里用了错误位宽，就会导致地址匹配不上。还有一种情况是：命令字解析时把 RT 地址最低位当成最高位，因为 1553B 的字段顺序是 MSB first，但很多人会把 16 bit 数据映射成数组时反了。

解决：调试时把命令字原始值原样打印出来，和 BFM 发出的值逐位比对。规范的做法是写一个小的解析函数，把 16 bit 命令字拆成rt_addr = cmd_word[15:11]，然后跟本地地址寄存器做全等比较。同时在验证环境里加一个断言：如果总线出现命令字而本模块没有置位rx_cmd_flag，就触发警告。

5.2 响应时间超时：组合逻辑路径太长

现象：RT 模块内部自检状态机一切正常，但接到真实 BC 后被频繁报超时。用逻辑分析仪抓波形，发现状态字总是晚了 0.2~0.3us 才出现。

原因：命令字解码、地址比较、字计数判断、状态字装配这条路径上，组合逻辑链太长。比如你用一个超大的case语句做子地址路由，同时还在同一个时钟周期内把状态字的所有位都计算出来，路径延迟就超过了时钟周期，导致状态机跳转慢，最终状态字起始位置晚于协议允许的 3us 余量。

解决：把关键路径拆开。在收到命令字最后一个 bit 的边沿时，先保存解码结果到寄存器，下一拍就启动响应定时器；状态字内容提前算好，比如地址位和标志位放在 RAM 里预存，响应时直接输出。我还习惯在综合报告里查看从rx_data_valid到tx_start的路径延迟，如果超过 60ns（对应 250ns 位时的一半）就着手优化。响应时间窗口是硬指标，宁可牺牲一些逻辑资源，也要保证时序余量。

5.3 曼彻斯特编码过零点毛刺与误码

现象：板级测试时，示波器看发送波形，每个 bit 的中间跳变处总是出现毛刺，或者偶发出现窄脉冲。接收端抓到的数据和发送端不一致，总是少一些位。

原因：编码器在中间跳变时，tx_out信号在同一个时钟周期内发生了两次赋值，一次是“保持”，一次是“翻转”，这本身没问题。但如果你把tx_out直接连接到收发器芯片的输入，而收发器芯片内部有竞争或滤波电路，窄毛刺就可能被当成一次无效跳变。更常见的原因是：编码器状态机里cycle_cnt == CYCLES_PER_BIT/2 - 1的比较用到了多位加法器，在这拍里tx_out不稳定，而输出又没打一拍。

解决：在编码器最后输出级加一个一级寄存器，用时钟上升沿同步。也就是说，内部产生tx_out_next，然后在always块末尾tx_out <= tx_out_next。这样所有中间毛刺都被时钟隔离掉了。另外，检查收发器芯片的数据手册，看看它对输入信号的最小脉宽要求，一般要求大于 40ns，而 1MHz 曼彻斯特码的跳变半周期是 500ns，只要不引入额外组合逻辑就没问题。

5.4 消息间隔不满足 4~14us 导致 BC 拒收

现象：自己 RT 发送数据字时间隔正常，但 BC 就是收不全。抓报文发现，相邻数据字之间的 gap 有时候只有 2us，有时候又到了 15us，BC 侧直接判定消息错误或超时。

原因：RT 在设计“字间隔”时，没有考虑编码器的字结束处理。比如某些实现里，一个字发完后，编码器状态机还在处理内部计数器清零或 FIFO 读使能，这些操作占用了总线，导致下一个字无法及时开始；或者反过来，FIFO 读数据时仲裁冲突，让下一字晚了好几个微秒。

解决：把“字结束”和“下一字开始”放在同一个状态机里处理，用固定的 4us 间隔计时。比如 RT 在完成状态字发送后，进入一个WAIT_NEXT_WORD状态，等待 4us 再发送第一个数据字；后续每个数据字之间也要有同样的最小间隔。注意，这个间隔要从上一字最后一个位的中点开始计算，因为接收端是以过零检测定位字边界的。我通常会在状态机里用一个 10us 上限的计数器，超过 14us 就报告错误，而不是让总线等任意长时间。

5.5 复位时序不一致导致上电首条消息错误

现象：上电复位完成后第一次发一条命令，接收端发现命令字内容正确但同步头识别失败；再发一次就正常了。不是每次都复现。

原因：复位释放时，PLL 还没锁定，但编码器已经收到了启动信号，导致位时钟和编码器内部计数错位。FPGA 的 PLL 锁定需要一点时间（通常几十微秒），而复位信号往往在板上电瞬间就撤掉了。

解决：把 PLL 的locked信号作为rst_n的一部分，只有locked && 按键复位释放才让编码器开始工作。另外，在编码器内部加一个软复位清除：收到tx_start后，先等一个位时钟周期，再正式开始发送。这个小延时不会影响协议时序，因为消息总是从命令字同步头开始的，BC 和 RT 之间有足够宽的建立时间。

6. 板级验证的最后一公里：用逻辑分析仪抓波形与时间余量检查

仿真是必要的，但仿真永远替代不了板级。我自己项目里最后一步一定是：把 FPGA 接上真实的收发器芯片和隔离变压器，挂到一台能模拟 BC 的设备上，然后用逻辑分析仪或示波器同时抓 FPGA 内部信号和总线侧信号。

第一个要养成的习惯是：用逻辑分析仪的协议解码功能，把曼彻斯特码实时解成字。很多现代逻辑分析仪自带 1553B 协议解码器，设置好采样率（至少 10x 位时钟）和阈值电平，就能看到命令字、状态字、数据字的列表。这里有个小技巧：解码时把“过零检测”选项打开，否则遇到同步头的非对称波形会解错。

第二个习惯是：把 FPGA 内部信号的触发条件设置为“总线有命令字”，然后捕获一段包含完整消息的波形。重点看三点：一是命令字结束到状态字开始的时间间隔，应该落在 3us 以内，算上裕量最好在 2.5us 左右；二是各个字的字间隔是否小于 1us；三是消息结束后的死区时间是否大于 4us。把这些测量点做成模板，每次改完代码跑一轮，比靠眼睛瞪波形可靠得多。

第三个技巧和余量检查相关：用 Vivado 或 Quartus 的时序报告，看编解码器和状态机跨时钟域的异步 FIFO 是否有违反。因为位时钟通常来自 PLL 分频，和系统时钟不是完全同步，FIFO 的读写指针跨时钟域时如果没用格雷码或安全同步器，偶发故障在板上会很难查。我一般会在 FIFO 读侧加一个“空”标志打两拍再使用，这样学到的血泪经验。

最后，一个板级验证的常用套路是跑压力测试：让 BC 连续发送 10 万条 RT 接收消息，中间不间隔，统计丢包率。对于 RT 设计，丢一条都不能接受。如果发现有偶发丢失，就把 FIFO 深度从 16 加到 32，同时检查中断信号有没有漏，因为这些和处理逻辑的响应时延直接相关。别问我为什么知道，第一次做时我连续调了三个晚上，最后发现是 FIFO 读指针没做跨时钟域同步，导致读空时被误判。

这些习惯跑到熟练之后，你会发现自己对协议的敬畏感完全不一样。1553B 看似简单，但每一个微秒都在教你别偷懒。希望这篇基于 FPGA 的 1553B 总线接口设计与验证笔记，能帮你少走点弯路，也把验证这关真正重视起来。

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