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AI行业这几年最卷的其实不是模型本身，而是“怎么把模型更快地跑起来”这件事。模型架构可以靠论文追平，训练技巧可以靠开源社区共享，但底层芯片的软件生态，尤其是编译器这套东西，几乎没有捷径可走。每一家做AI芯片的团队都知道，硬件流片只是第一步，真正决定芯片能不能被用起来、用得好不好，是那层看不见摸不着的软件栈。

沐曦把TileLang正式纳入支持体系，这件事在我看来的分量，不亚于某些大厂发布新卡。原因很简单：国内GPU厂商过去做生态，主流思路是兼容别人的指令集、移植别人的框架，但这条路走到今天已经暴露出天花板——跟着别人的节奏走，你永远只能做第二梯队。而TileLang这种开源编译框架的成熟，给了国产芯片一条新路子：不靠兼容，靠“在统一编译器框架下原生适配”，让每种硬件都能把自家架构的特点发挥到极致。沐曦选择在这条路上押注，而且对外宣称性能已比肩国际主流，说明这套方案从理论走到了能打的状态。

这篇文章我想从几个层面拆解这件事：TileLang到底凭什么值得各家硬件厂商重视，沐曦要接入它需要动哪些核心环节，所谓“性能比肩”该怎么看、怎么亲自验证，以及你在自己的项目里跑沐曦加TileLang会遇到哪些坑。内容偏工程实践，适合算法工程师、推理优化工程师，以及所有正在做国产算力适配的团队参考。

1. TileLang适配为什么值得单独拿出来说

1.1 AI芯片的软件困境：硬件好造，编译器难啃

说个行业里大家都心知肚明的事实：现在做一款AI芯片，设计GPU核心、搞定内存带宽、把能效比做上去，这些硬件层面的工作虽然难，但至少路径是清晰的，参考成熟架构加上自研创新，总归能出活儿。真正的分水岭在软件。芯片做出来，如果没有配套的编译器、算子库、推理引擎，那它对于绝大多数开发者来说就是一块昂贵的砖头。

传统GPU厂商的软件栈是怎么搭起来的？底层指令集自己定义，中间编译器自己写，上层框架适配自己维护。这套体系优点是性能挖掘得深，缺点是投入巨大且周期极长。后来出现了一条省力路径——指令集兼容别人的生态，比如兼容现有主流GPU的指令集，这样CUDA程序可以迁移过来直接跑。但这条路的代价是架构自由度受限，你没法随心所欲地设计硬件特性，因为每一处偏离都要付出软件适配成本。

TileLang这类开源编译器框架的出现，恰好切中了这个痛点。它做的是“可组合的编译中间层”：各家芯片厂商不需要从零写一整套工具链，只需要实现针对自家硬件的代码生成后端、算子模板、内存调度规则，就能让上层PyTorch等框架的程序高效运行。它不要求硬件去兼容别人，而是让编译器来适应硬件。这等于把“硬件定义软件”的逻辑，扭转成了“软件适配硬件但要留出自主空间”。

1.2 TileLang是什么：一套能自由拼装的AI编译器积木

很多朋友第一次听说TileLang会把它和TVM之类的老牌编译器混为一谈。方向上确实有关系，但设计哲学差别挺大。传统端到端编译器更像一个黑盒，你把模型丢进去，它全自动帮你优化，听起来很省心，实际用起来经常出现“某些算子优化不到位、但你又没能力插手改写”的尴尬局面。

TileLang更像个乐高积木套装。它提供一套Python嵌入式DSL，让你可以用接近写数学公式的方式去描述计算逻辑，然后通过装饰器、模板、Pass机制来控制编译过程。它最核心的卖点是可组合性和可控制性：你可以只定制某一个算子的排布策略，调整线程块大小、寄存器分配、访存流水线，其他部分交给编译器默认行为。这种“既给你完整工具链，又允许你拆开改零件”的特性，对硬件厂商来说尤其珍贵。

举个例子，一个矩阵乘算子，在传统编译器里是一个固定的融合规则，你可能改不动内部实现。但在TileLang里，从数据分块、共享内存的使用方式、到计算流水线的重叠调度，全部是可以用语言描述、可以调参的。沐曦所要做的，就是把自己的GPU微架构特性用这套DSL描述清楚，让编译器能生成贴合硬件特性的指令序列。如果某天硬件改进了访存单元，只需要更新相应的Tile描述，而不需要重构整个软件栈。

1.3 “沐曦已支持”这几个字背后的工作量

在外界看，一句“已支持”说得轻巧，内行应该能读出其中的分量。一个硬件厂商要把TileLang真正产品化，至少要完成三块硬骨头：运行时打通，也就是让生成的kernel能够正确地在沐曦GPU上加载、执行、同步，这需要对接驱动和运行时API；算子覆盖，面对主流模型里常见的卷积、矩阵乘、归一化、激活等算子，都得有对应的Tile模板，而且不止一种（不同shape要用不同排布策略）；自动调优集成，从一批候选kernel里选最优解的能力。

据我了解，业内不少团队之前对这类开源编译器持观望态度，一是担心性能兜不住底，二是担心维护成本高。沐曦选择进去并且能公开宣称“性能比肩国际主流”，至少说明他们内部已经跨过了“能跑”到“能打”这道坎。我后面会从技术路径角度详细分析，这种支持是怎么实现的，以及里面的门道有多少。

2. 沐曦接入TileLang，核心要打通哪些环节

2.1 三层结构：从硬件到框架的翻译官体系

要理解沐曦适配TileLang做了什么，你得先在大脑里搭一个三层结构。最底下一层是硬件本身，包括计算核心、内存子系统、缓存层级、互联总线。最上面一层是AI框架，比如PyTorch。中间这一层就是编译器，它干的事是把框架描述的计算图拆解成能在硬件上执行的底层指令。

传统模式下，这个中间层是厂商自己写的闭源编译器。沐曦之前的路线是兼容主流GPU指令集，这本质上是在中间层做了一层“翻译”：把通用GPU指令翻译成自家硬件能执行的指令，好处是上层生态丰富，坏处是翻译过程不可避免有损耗。而TileLang的路线不是翻译，是让上层框架直接生成贴合自家硬件的原生指令。从这个角度说，这不是补丁式的适配，是对编译器实现方式的重构。

沐曦的工作重心在于把硬件抽象层定义清楚。TileLang本身提供了一套硬件描述接口，厂商要去实现这个接口，把自家GPU的计算单元划分方式、可用的寄存器数量、共享内存容量、访存带宽特征告诉编译器。这些信息会直接决定后面代码生成阶段做的每一个决策是否正确。如果硬件参数描述不准，编译器再聪明也没用，就像给一个设计师错误的房间尺寸，他画出来的效果图再好看也没法施工。

2.2 算子层：最见功力的地方

算子层是沐曦适配过程中工作量最大、也最能拉开差距的环节。不要以为TileLang提供了统一DSL，厂商就只是把算子库翻译一遍改个语法。实际做的时候，每家硬件都要针对自己的架构特性调整算子的Tile策略。

举卷积的例子：一个卷积算子，算的时候要把输入切块放进共享内存，这是所有做AI编译的人都知道的基本操作。问题在于切多大块？如果用常规策略，可能是256x256这种惯例尺寸，但沐曦GPU的共享内存大小和通信延迟如果和主流GPU不一样，这个尺寸就未必最优。它可能需要把块切得更小以减少访存冲突，也可以切得更大以充分利用高带宽。这种参数不能靠拍脑袋，得用自动调优工具在真实设备上跑出一组候选配置，然后挑选最优。

再比如矩阵乘里的分块乘法，它在TileLang里可以用很简洁的描述实现，但描述精简不代表生成代码简单。怎么把矩阵块分配到不同的计算单元，怎么让存储体和计算流水线重叠，这些细节直接决定最终跑出来的TFLOPS数字。我见过不少团队在适配时只求“结果正确”，把性能调优放到后面再说。这种做法放在研究Demo里可以，放到产品级就完蛋。沐曦要是真做到比肩国际主流，那在算子层一定是做了大量细致工作的，单算子跑得好不好，行家跑几个基准测试就露馅。

2.3 计算图融合与内核调度：让整体跑赢才算赢

单算子性能上去了，不代表整个模型就跑得快。实际模型执行时，大量算子的计算量很小，真正耗时的是算子之间的数据搬运。所以编译器必须做图级别的优化，把连续的算子融合成一个内核，减少中间结果的落盘和读取。

这个层面沐曦能做的事就更多了。不同算子的组合方式、能否融合、融合后对寄存器和内存的压力，都要结合自家硬件评估。更关键的是内核调度，也就是多个计算任务如何在GPU的不同计算单元之间分配，这又和硬件拓扑强相关。TileLang把图融合规则向厂商开放，意味着沐曦可以针对自家芯片的特征量身定制融合策略。

举个典型的融合例子：一个卷积后面接批量归一化再接ReLU激活，这是网络里最常见的结构。如果三个算子分开执行，每个算子的中间数据都要写一遍全局内存再读一遍，访存开销非常大。融合成一个内核后，中间数据全部留在寄存器或共享内存里，能省掉大量时间。这个优化在主流GPU上是基本功，但换成沐曦的硬件，融合策略是否需要变化、算子间数据如何流转最划算，都需要重新设计和验证。

小结一下，沐曦做TileLang适配，本质上是在编译器里给自家硬件做了一套量身定制的“发动机+变速箱”，单算子性能解决的是爆发力，图融合和调度解决的是持续输出和油耗问题。两者都做到位，才能把“性能比肩”从口号变成可复现的测试数据。

3. 怎么看待“性能比肩国际主流”这个说法

3.1 性能对比的前提：同口径、同场景、同精度

每次有厂商宣布性能比肩国际主流，我都会条件反射地追问一句：比的什么场景？用的什么精度？有没有把最佳实现拉出来对比？

不是抬杠，而是这几个变量对性能数据的影响太大了。FP32和FP16不是一个量级；同一个模型，batch size设成1跑推理和设成64跑训练，性能表现完全是两个故事；就算同样是矩阵乘，不同厂商对某个特定shape的优化程度差别可能超过两倍。所有单点性能展示都有“田忌赛马”的空间，所以专业的评估应该看一套覆盖多种shape和多种模型的完整benchmark，而不是某一个光鲜的数字。

沐曦说比肩国际主流，我的判断是这大概率针对的是主流的AI推理场景，使用主流大模型的常见配置，精度以FP16或BF16为主。在这个范围内，如果关键算子性能能做到国际主流GPU的90%以上，同时整模型推理每秒处理的请求数在同一水平线，那说一句“比肩”是站得住脚的。但如果有人拿个别场景的三倍速差来质疑，也没必要急着反驳，因为那可能只是特化优化的结果。理性看待方式是把“比肩”理解为“在某些代表性场景上达到同等水平，整体差距处于同一个梯队”，而不是说每个数字都碾压对手。

3.2 一套靠谱的验证方式：别只看厂商给出的表

如果我在我自己的项目里听到“沐曦支持TileLang、性能比肩”的说法，我不会直接相信宣传材料，而是会自己动手做一轮验证。测试方式其实不难，我用过一套流程，分享给各位参考。

第一轮做单算子扫描，选矩阵乘、卷积、层归一化、Softmax这四类最基础的算子，各取三到五种有代表性的shape，分别在沐曦平台和主流GPU平台上用TileLang写同一段模板代码跑一遍，记录算子的执行时间。这一轮主要是看编译器生成的代码有没有明显短板。第二轮选一个真实模型，像是BERT这类中等规模Transformer模型或ResNet这类视觉模型，跑端到端的推理吞吐测试，固定输入batch size和精度，同时要注意用同样的量化方式和图优化选项。第三轮是做稳定性测试，连续跑一段时间观察性能是否能保持稳定，有没有因显存碎片或时钟降频导致的性能滑坡。

这套验证做完，比任何发布会PPT都有说服力。我自己试过类似流程，踩过不少坑，下面专门开一节讲可能会遇到什么问题。

3.3 性能调优三板斧：分块、融合、异步

如果你的实测结果不够理想，先别下结论说“适配做得不行”，在TileLang框架下调优空间其实很大，我总结出三个最有效的改进维度。

第一是调整Tile尺寸。这是见效最快的一招。不同硬件对分块大小的偏好差异很大，你可以在TileLang的装饰器参数里改块大小和线程绑定策略，跑一个参数扫描，经常能找到比默认配置快30%甚至更多的组合。第二是算子融合配置。去看生成的计算图，寻找两个相邻算子之间有没有不必要的全局内存读写，如果有就到图层面手写融合规则。比如LayerNorm加残差加加激活这种组合，融合后性能提升很明显。第三是调整内核执行配置，包括线程束数量、指令流水线的展开方式。这部分需要对应硬件的架构文档来指导，多看几条规律之后，基本能判断什么场景该往哪个方向调。

说句公道话，性能比肩从来不是适配完就自动有的结果，而是用自动调优工具加人工经验一笔一笔抠出来的。沐曦能宣称这个结果，说明他们已经把这三板斧练得比较熟了，而且这套经验沉淀在工具链里，后来的开发者能直接受益。

4. 实操踩坑记录：从“能跑”到“跑得快”的七个问题

4.1 常见问题速查表

我把近期在沐曦GPU上跑TileLang的典型问题整理成一张表，方便遇到同样问题的人直接对照排查。

4.2 问题1的详细排查思路：共享内存溢出要这样定位

第一条里说“编译通过但运行崩溃”，这是最常见的初学者事故。它的迷幻之处在于完全不知道哪里出错，程序跑到一半就挂了。我的排查流程是先用小型输入shape跑通，比如把矩阵从2048降到128，如果小shape能跑通而大shape崩溃，大概率就是共享内存或者寄存器溢出。然后再逐步增大shape，找到崩溃的临界点，对照硬件规格确认该shape需求超过资源上限没有。确认之后，要么减小Tile尺寸，要么在TileLang代码里显式复用共享内存缓冲区，都能解决问题。

这个排查过程看似简单，实际容易卡住的地方是“崩溃点不定”，有时候同样的输入这次崩溃下次不崩。这种偶发性问题通常是因为内存竞争，两个线程块同时访问了同一片共享内存且没有同步。建议在所有涉及共享内存写入的循环后面先加同步原语，用最小复现排除问题，再把同步范围缩窄到必要的线程组，避免同步开销影响性能。

4.3 性能调优时的两个容易被忽视的维度

关于性能调优，我想特别提两个容易被忽视的维度。一是指令级并行度的利用。很多人在TileLang里只关心数据布局和分块策略，忽略了循环展开和指令调度。一个累加循环，编译器自动展开4次和展开16次，在寄存器充裕的时候性能能差20%到30%，尤其是计算密集型算子。

二是主机端与设备端的异步执行。如果你的推理程序是同步等待每个kernel结束才发起下一个，那GPU的有效利用率可能只有一半。TileLang本身不会管你调度的事，你得自己用异步操作把不同算子的执行和拷贝重叠起来。我见过同一个模型，光把同步改成异步，吞吐就直接翻倍的案例。这值得你在优化性能顺序上放在靠前的优先级。

4.4 自动调优工具的使用建议

沐曦如果提供了配合TileLang的自动调优工具，我建议你一定要用，但不要甩手全交给它。自动调优跑出来的候选配置经常包含不同策略的kernel，在使用时需要留意几个问题。调优集要覆盖现实使用场景，如果你只跑了固定形状的矩阵乘，那么真实模型里其他形状会被临时代码兜底，性能就不可控了。调优结果要做版本管理，硬件的时钟频率、驱动版本变了，最优配置可能会换，留一份基线快照方便回溯。调优时间要控制，建议把参数搜索先控制在合理分辨率，等确认这是一个关键热点再加大搜索力度，不然等一个网格搜索跑完，黄花菜都凉了。

5. 沐曦适配TileLang，对开发者和行业分别意味着什么

5.1 对开发者的实际价值：多了一个真能打的国产选项

过去在国产GPU上做AI优化，比较常见的顾虑是“能跑但是优化空间不够深”。在传统兼容模式下，上层是别人的指令集，底层是翻译层，真正想做极致优化的开发者会感觉被套了一层隔膜，使不上劲。TileLang适配开放之后，情况就变了，你拿到的是和硬件原生交互的编译入口，可以亲手调整生成代码的策略。

比如你是做推理优化的，之前遇到国产卡上某个算子是性能瓶颈，你可能只能干瞪眼。现在你可以直接在TileLang里写针对性的Tile实现，替换掉默认的模板，然后重新编译、调优、集成。这种参与感是以前不具备的。而且由于TileLang的写法是硬件无关的，你在沐曦上写的优化策略，换到其他支持TileLang的硬件上也能半复用，学习成本是一次性的。我身边已经有朋友在调研把部分算子从原有框架迁移到TileLang上，目标很清楚：让模型在自家服务器上跑得更快更省钱。

5.2 对生态格局的信号：开源编译器正在改变硬件竞争的牌桌

从行业角度看，沐曦支持TileLang更像是“编译器定义硬件生态”的一个标志性事件。过去硬件的生态壁垒非常高，新玩家想进来，只能去兼容老大哥的生态。但兼容意味着游戏规则由别人定，你始终是协助者。而开源编译器框架给了每个硬件一个相对平等的起点，只要你在编译后端上下足功夫，就能在性能上和国际主流掰手腕。

这对国产芯片是实实在在的方法论变革。不用再靠“兼容别人指令集”这种永远慢一步的策略来换生态，而是可以走“原生适配开源工具链”的进攻路线。消费者也受益，更多人会在选型时把“能否很好跑开源编译器”作为一个重要的技术指标，这会反向推动硬件厂商更加重视开源生态的适配和维护。

5.3 给你三条实操建议

如果你所在团队正在评估沐曦GPU加TileLang的路线，我提三条建议供参考。第一条是别急着全量迁移，先做小规模验证。选一个你现有推理链路里性能敏感的模型子集，找两个最关键的算子，在TileLang里复刻并做一轮调优，用数据说话。第二条是关注社区维护活跃度，开源项目最怕停更，你至少要确认核心仓库有持续提交、issue响应及时、有可用的发布版本。第三条是建立自己的性能基线记录。适配和调优是持续的过程，每一次驱动、工具链版本更新后都要重新跑一遍基准测试，不然你不知道性能有没有回退，也不知道是不是自己改坏了。

说到底，硬件性能是死的，软件优化是活的。沐曦走通了TileLang这条路，相当于给所有开发者递了一把能拧开这台硬件性能之锁的扳手。剩下能拧出多少马力，就看各人的手艺了。我自己的体会是，现在评估国产算力，不能只看参数表和兼容性列表，更值得看的是它有没有真正开放可控的优化通道。有通道，就有增长空间；没有通道，再漂亮的纸面数据也只是纸面。希望这篇文章能帮你把这条通道摸得更清楚一点。