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简介：课程设计文档《多通道数据分时传送系统的设计》面向数字逻辑、通信原理及EDA相关课程的学生，围绕并行数据如何分时串行传输这一核心问题，给出了从原理分析到仿真验证的完整设计方案。方案以74×151数据选择器将并行数据分时送出，再由74×154译码器分配至对应输出端口以恢复原并行数据，文档详细列出真值表、逻辑图、QuartusII电路图、波形仿真图以及Verilog HDL源程序，并配有设计结论与心得体会，能够帮助读者快速理解分时传送系统的实现要点，也可直接作为课程设计报告的参考素材。资源为单个doc文档，大小约774KB，章节结构完整，包含设计摘要、原理说明、设计环节、心得体会及参考文献等模块。目前已有378人学习下载，适合正在完成数字电路或通信系统相关课程设计的高校学生参考借鉴。

1. 多通道数据分时传送：这个课程设计到底要交付什么

“多通道数据分时传送系统”这个课程设计题，核心任务是把多路并行输入的数据，按时间片轮流搬到一根传输线上送出去，接收端再按同样的节奏把数据还原成多路并行信号。表面上看这是通信原理里的时分复用概念，实际课程设计里它更多出现在数字逻辑、计算机组成和接口电路类课程中。要交付的东西通常分两块：一块是能跑出波形的电路实现，另一块是讲清楚帧结构、时序图和验证过程的设计文档。这个题很适合用来练计数器、移位寄存器和同步状态机三件事情，也是少数能从“原理图”一路做到“协议设计”的课程设计。这篇文章按“帧结构设计 → Verilog 建模 → 仿真验证 → 避坑 → 进阶改进”的顺序展开，新手可以直接当实现手册用，做过一遍的也能对照检查自己漏了哪些细节。

2. 分时传送的底层逻辑：帧结构、时隙划分和同步策略

2.1 位分、字节分、帧分：为什么课程设计优先选字节分时

分时传送的第一个设计决策，是“分时”的粒度到底怎么定。按位分、按字节分、按帧分，三种粒度的复杂度和带宽利用率完全不一样。

按位分时是把每个通道的位流单独切成一个时隙，多路位流在时间轴上交织。接收端必须精确知道自己正在收的是哪个通道的哪一位，稍微漂一位，整个通道的数据全部错乱。带宽利用率最高，但同步成本也最高，实际的高速时分网络里才会这么干。

按字节分时是每通道一次占用 8 个位时隙，收满 8 位后再切换通道。接收端的对齐单元从“位”提升到了“字节”，只要字节边界不丢，通道之间就不会错位。这是课程设计里性价比最高的选择，也是各类教材里讲时分复用帧时的默认方式。

按帧分时是每个通道占用一整段数据帧，通道少、数据量小的时候能这么玩，延迟最大，一般只在极低速采集系统里用。

我建议直接用按字节分时做默认方案。理由不是带宽，而是调试成本。只要用逻辑分析仪看一眼字节边界对不对，就能判断问题出在同步码还是通道选择；按位分时的话，示波器上一堆毛刺，很难定位第一个错的位是哪个时钟引出来的。课程设计的时间本来就紧，选择调试最友好的方案是正经的工程判断，而不是偷懒。

2.2 同步码、保护时隙和帧周期：先把协议定死再写代码

定好字节分时之后，第二步是把帧格式写成一个表，然后在代码里用一个参数表统一管理。以 4 通道、每通道 8 位为例，帧格式可以这样定：

帧同步码的选择有讲究。接收端是在连续比特流里“找”同步码的，所以同步码本身的模式不能太容易被数据区偶然复现。0x6D（01101101）是常用值，但如果在数据区里连续出现 8 位恰好等于 0x6D，接收端就会产生一次假同步。8 位同步码在均匀随机数据里的假同步概率是 1/256，跑几千帧数据迟早会遇到。解决办法有两个：加长同步码，或者接收端连续多帧匹配成功才进入锁定态。加长同步码会直接降低有效数据率，8 位对课程设计够用；连续多帧匹配是接收端状态机的处理动作，成本只有几个寄存器和几个门，推荐做，具体做法在第 6 章展开。

保护时隙放在每帧末尾，4 个比特，统一发 0。保护时隙不传送数据，它存在的意义是给接收端一段“处理时间”。比如接收端在最后一个数据时隙结束后，需要把刚还原的通道 3 数据经过寄存器锁存到输出端口，如果下一帧的同步码紧接着就来，这个锁存动作可能会和同步检测争抢时序。加 4 位保护时间后，整帧的时序余量立刻宽松很多。

帧长度的计算方式要写进文档：

帧长 = 同步码位数 + 通道数 × 每通道位数 + 保护位数

帧率 = 比特时钟频率 / 帧长

假设比特时钟 1MHz，4 通道、每通道 8 位、同步码 8 位、保护 4 位，帧长 = 8 + 32 + 4 = 44 位，帧率约 22.7kHz，每个通道的采样更新率同样是 22.7kHz。有效数据率 = 4×8/44×1MHz ≈ 727kbps。答辩时老师最常追问的正是“有效数据率和比特率差在哪”，直接列出这个公式，比背概念可靠得多。

写代码前还要把发送顺序定死：每帧固定为“同步码 → 通道 0 → 通道 1 → 通道 2 → 通道 3 → 保护时隙 → 回到同步码”。接收端必须按同一个顺序分拣，顺序不一致是联调阶段最常见的翻车原因。

2.3 时钟只有一级：比特时钟驱动全局，时隙边界靠计数器算

很多同学在设计时钟方案时习惯性地想要三个时钟：比特时钟、字节时钟、帧时钟，然后在 FPGA 里用 PLL 分频生成三路。这是一个常见误解。实际的稳定做法是只需要一个比特时钟，字节边界由 bit_cnt 计数决定，帧边界由 slot_cnt 计数决定，计数器的进位天然产生时隙时钟和帧时钟的节拍。

这样设计的好处有两点。第一，不存在多时钟域之间的跨时钟同步问题，所有寄存器都在同一个时钟沿工作，仿真和上板行为完全一致。第二，修改通道数或帧长时只需要改计数器上限，不需要重新设计时钟树。如果硬要多时钟，收发两端一旦出现频率偏差，哪怕只有几十 ppm，积累几帧后字节边界就会漂走，排查起来非常痛苦。

3. 用 Verilog 搭收发两端：计数器轮询通道 + 移位寄存器并串转换

3.1 发送端：时隙计数器选通数据，移位寄存器逐位送出

发送端的思路很直接：一个时隙计数器按顺序产生时隙编号，组合逻辑根据编号选择同步码或者某路通道数据，再由移位寄存器按比特时钟把选中的 8 位数据逐位移到单根线上。下面以 4 通道为例，给出一个可以直接仿真综合的 Verilog 模块。

module tdm_tx #( parameter DATA_WIDTH = 8, parameter CH_NUM = 4, parameter SYNC_WORD = 8'h6D ) ( input wire clk_bit, // 比特时钟，全局唯一时钟 input wire rst_n, input wire [7:0] ch0_data, // 通道 0 并行输入 input wire [7:0] ch1_data, input wire [7:0] ch2_data, input wire [7:0] ch3_data, output reg tx_bit // 串行输出 ); reg [2:0] slot_cnt; // 时隙计数：0 同步，1~4 数据 reg [7:0] sel_data; // 当前时隙要发送的字节 reg [3:0] bit_cnt; // 字节内位计数 // 组合逻辑：根据时隙编号选择同步码或某通道数据 always @(*) begin case (slot_cnt) 3'd0: sel_data = SYNC_WORD; 3'd1: sel_data = ch0_data; 3'd2: sel_data = ch1_data; 3'd3: sel_data = ch2_data; 3'd4: sel_data = ch3_data; default: sel_data = 8'h00; endcase end // 比特发送与时隙推进 always @(posedge clk_bit or negedge rst_n) begin if (!rst_n) begin slot_cnt <= 3'd0; bit_cnt <= 4'd0; tx_bit <= 1'b1; end else begin tx_bit <= sel_data[bit_cnt]; if (bit_cnt == DATA_WIDTH - 1) begin bit_cnt <= 4'd0; slot_cnt <= (slot_cnt == CH_NUM) ? 3'd0 : slot_cnt + 1'b1; end else begin bit_cnt <= bit_cnt + 1'b1; end end end endmodule

这段代码的逻辑说明：发送顺序是先发同步码 0x6D 的 8 位，然后依次发通道 0 到通道 3 的数据字节，最后回到同步码开始下一帧。tx_bit 在每个比特时钟上升沿被赋值为 sel_data 的第 bit_cnt 位，第 8 个上升沿发出第 7 位的同时，bit_cnt 清零并推进 slot_cnt。也就是说，字节的最后一拍和时隙的切换发生在同一个时钟沿，接收端必须顺着这个节奏对齐。

参数说明：DATA_WIDTH 默认 8，对应每通道位宽；CH_NUM 是通道数，这里 case 写死了 4 路，参数化写法要改成 for 循环或数组索引，课程设计用 4 路写死足够了，不建议在参数化上花太多时间。SYNC_WORD 是同步码，修改时务必记得接收端同步修改，两边不一致会导致接收端永远搜不到同步帧头。

这里有一个容易踩的偏移：slot_cnt 从 0 到 4 共 5 个时隙，0 是同步码、1 到 4 是数据通道，并不存在“通道序号等于时隙序号”的对应关系。很多同学写接收端时把同步时隙当成通道 0，或者把通道 0 数据当成同步码丢掉，结果后面所有通道数据整体错位一帧。

3.2 接收端：串转并还原字节，靠同步码确定帧头

接收端的工作分两步：用移位寄存器把串行比特流凑成 8 位字节，然后根据同步码确定“哪个字节是通道 0”。核心是一个字节边界计数器、一个时隙计数器和一个同步锁定标志。

module tdm_rx #( parameter DATA_WIDTH = 8, parameter CH_NUM = 4, parameter SYNC_WORD = 8'h6D ) ( input wire clk_bit, input wire rst_n, input wire rx_bit, output reg [7:0] ch0_data, output reg [7:0] ch1_data, output reg [7:0] ch2_data, output reg [7:0] ch3_data ); reg [7:0] shift_reg; // 串转并移位寄存器 reg [3:0] bit_cnt; // 当前字节内已收位数 reg [2:0] slot_cnt; // 0 同步，1~4 数据通道 reg sync_lock; // 同步锁定标志 always @(posedge clk_bit or negedge rst_n) begin if (!rst_n) begin shift_reg <= 8'h00; bit_cnt <= 4'd0; slot_cnt <= 3'd0; sync_lock <= 1'b0; end else begin shift_reg <= {shift_reg[6:0], rx_bit}; bit_cnt <= bit_cnt + 1'b1; if (bit_cnt == DATA_WIDTH - 1) begin bit_cnt <= 4'd0; // {shift_reg[6:0], rx_bit} 是刚凑满的完整字节 if (slot_cnt == 3'd0) begin sync_lock <= ({shift_reg[6:0], rx_bit} == SYNC_WORD) ? 1'b1 : 1'b0; end else if (sync_lock) begin case (slot_cnt) 3'd1: ch0_data <= {shift_reg[6:0], rx_bit}; 3'd2: ch1_data <= {shift_reg[6:0], rx_bit}; 3'd3: ch2_data <= {shift_reg[6:0], rx_bit}; 3'd4: ch3_data <= {shift_reg[6:0], rx_bit}; endcase end slot_cnt <= (slot_cnt == CH_NUM) ? 3'd0 : slot_cnt + 1'b1; end end end endmodule

这段代码里最关键的是时序理解：当 bit_cnt 等于 7 的时钟沿到来时，{shift_reg[6:0], rx_bit} 组成的是刚凑满的 8 位字节，所以同步判断和通道数据锁存都用这个组合值，而不是用 shift_reg。如果直接用 shift_reg 比较，会拿旧数据判断，仿真时大概率出现“同步到了但所有通道数据差一个字节”的怪现象。

sync_lock 标志的作用是失步止损。一旦同步码时隙收到的字节不等于 SYNC_WORD，sync_lock 被拉低，后续数据时隙不再更新输出寄存器，直到重新找到同步码。这种单帧匹配机制在理想仿真里工作得很好，但真实数据或噪声环境下容易被假同步干扰，所以第 5 章、第 6 章会专门讲怎么加固。

3.3 参数化通道数和位宽：改配置比改代码更省事

课程设计题目里通道数可能要求 4 路，也可能要求 8 路。我习惯把帧长和通道数都写成参数，这样改题目前提时不用重写状态机。

上面两段代码里的 CH_NUM 和 DATA_WIDTH 参数已经预留了扩展位。把 case 分支改成数组索引，就可以兼容任意通道数。以发送端为例：

reg [DATA_WIDTH-1:0] ch_array [0:CH_NUM-1]; assign ch_array[0] = ch0_data; assign ch_array[1] = ch1_data; assign ch_array[2] = ch2_data; assign ch_array[3] = ch3_data; // 数据时隙 1~CH_NUM，同步时隙 0 if (slot_cnt == 0) sel_data = SYNC_WORD; else sel_data = ch_array[slot_cnt - 1'b1];

注意数组索引和时隙编号的偏移：slot_cnt 从 1 开始时代表第一个数据通道，所以取 ch_array[slot_cnt - 1]。这个偏移写错是参数化版本里最高频的 bug，比功能逻辑写错更隐蔽，因为单通道测试时看不出来，多通道时才会发现通道分配错位。

4. 仿真验证三步走：单通道环回、多通道并发、失步恢复

4.1 测试平台骨架：比特时钟、复位时序和收发对接

仿真验证的第一步是搭一个最小测试平台，把发送端输出直接接到接收端输入，形成环回。这个环回最直观，能排除物理层问题，专注于逻辑正确性。

`timescale 1ns / 1ps module tdm_tb; reg clk_bit = 1'b0; reg rst_n = 1'b0; wire tx_bit; reg [7:0] ch0_data = 8'h10; reg [7:0] ch1_data = 8'h20; reg [7:0] ch2_data = 8'h30; reg [7:0] ch3_data = 8'h40; wire [7:0] r0_data, r1_data, r2_data, r3_data; always #50 clk_bit = ~clk_bit; // 10MHz 比特时钟 tdm_tx u_tx ( .clk_bit (clk_bit), .rst_n (rst_n), .ch0_data (ch0_data), .ch1_data (ch1_data), .ch2_data (ch2_data), .ch3_data (ch3_data), .tx_bit (tx_bit) ); tdm_rx u_rx ( .clk_bit (clk_bit), .rst_n (rst_n), .rx_bit (tx_bit), .ch0_data (r0_data), .ch1_data (r1_data), .ch2_data (r2_data), .ch3_data (r3_data) ); initial begin repeat (10) @(posedge clk_bit); // 先保持复位，让内部寄存器稳定 rst_n = 1'b1; // 跑完至少 3 帧，每帧 44 个比特时钟 repeat (132) @(posedge clk_bit); if (r0_data == ch0_data && r1_data == ch1_data && r2_data == ch2_data && r3_data == ch3_data) $display("TEST PASS: all channels matched"); else $display("TEST FAIL: r0=%02h r1=%02h r2=%02h r3=%02h", r0_data, r1_data, r2_data, r3_data); $finish; end endmodule

仿真里必须关注的三个关键点：复位释放时间、跑多少帧、在哪个时刻检查输出。复位释放至少要在时钟沿后 10ns 以上，不要在时钟沿附近释放，否则第一帧的 slot_cnt 可能在半路启动，接收端搜同步码会晚一帧。

模块例化的端口对齐也很重要。发送端的 ch0_data 和接收端的 r0_data 名字不同，靠的就是例化时 .ch0_data(ch0_data) 这种显式连接的对应关系。测试平台的信号命名含有 rx 和 tx 前缀，能省很多眼力排查。

4.2 第一步：单通道环回，先证明串行链路本身是通的

不要一上来就跑 4 通道全测试，那样一旦失败很难定位是通道选择问题还是串行链路问题。第一步只让通道 0 有值，其余通道固定发 0，环回后检查通道 0 是否还原正确。

initial begin repeat (10) @(posedge clk_bit); rst_n = 1'b1; // 单通道测试：只有通道 0 有数据 ch0_data = 8'hA5; ch1_data = 8'h00; ch2_data = 8'h00; ch3_data = 8'h00; repeat (132) @(posedge clk_bit); if (r0_data == 8'hA5) $display("SINGLE CHANNEL PASS"); else $display("SINGLE CHANNEL FAIL: r0=%02h", r0_data); end

说明：0xA5 是 10100101，一个比 0x00 和 0xFF 更容易暴露位序问题的测试值。如果接收端 bit 顺序反转，0xA5 会变成 0x5A，一眼就能看出来。这一步通过后，说明并转串、串转并、字节边界三个环节都没问题。

4.3 第二步：多通道并发测试，检查通道间有没有串扰

单通道通过后，给 4 个通道分配不同的递增数据，同时检查 4 个输出。用递增数据而不是随机数据，能在波形图里清楚地看到通道编号和数据值的对应关系。

initial begin ch0_data = 8'h11; ch1_data = 8'h22; ch2_data = 8'h44; ch3_data = 8'h88; end

如果接收端的通道分配偏移一位，你会看到 r0_data 变成 0x22、r1_data 变成 0x44 这种整体平移。这时优先检查接收端 slot_cnt 的复位条件和同步码时隙的数据锁存位置，大多数情况是同步时隙被错当成了数据通道。

4.4 第三步：人为打断同步，观察失步恢复

多通道并发通过后，第三步是验证同步的容错能力。做法是在测试平台里故意让串行链路中间出现一段反码干扰，比如将 tx_bit 连续 4 位取反，然后观察接收端能否在下一帧重新锁定。

integer i; reg bit_invert; always @(posedge clk_bit) begin if (bit_invert) u_rx.rx_bit = ~u_tx.tx_bit; // 注意：这是测试平台的强制干扰 else u_rx.rx_bit = u_tx.tx_bit; end

注意这里对内部信号 u_rx.rx_bit 的赋值方式只适用于仿真测试平台，不能综合。正常工程会用一个多路选择器在 tx_bit 和干扰源之间切换，这里为了快速验证同步恢复能力直接绕过了顶层连线。测试中你会发现，单帧匹配的接收端在干扰后往往需要两到三帧才能重新稳定，这正是后面连续 N 帧锁定状态机的优化动机。

5. 避坑指南：5 个让系统翻车的细节，每个都有血泪教训

5.1 现象：同步偶尔丢失，通道数据整体平移

仿真跑得好好的，偶尔某一帧之后 ch2_data 的值跑到了 ch3_data 上，所有通道整体平移一位。

原因：数据区里出现了与同步码相同的 8 位序列，接收端假同步。单帧匹配机制的先天缺陷，随机数据跑久了必然遇到。

解决：接收端改成连续 N 帧匹配成功才进入锁定态，具体状态机在第 6 章给出。同时可以把同步码从 8 位加长到 12 位，但会牺牲有效数据率，课程设计场景下做 N 帧锁定就够了。

5.2 现象：时钟频率怎么改，接收端数据都是花的

发送端和接收端用的是同一个 clk_bit，数据仍然不对，而且每次改频率后错误方式还不一样。

原因：虽然共用一个时钟，但发送端和接收端的 bit_cnt 起始相位不一致。发送端在复位释放后从第一个比特开始发同步码，接收端如果复位释放时机偏了几个时钟，就会从同步码中间开始凑字节，边界永远对不上。

解决：复位释放必须保证两端同时在帧头开始工作。可以通过把复位释放延迟到发送端发出第一个比特之后再释放接收端复位，也可以让接收端不做任何输出直到成功锁定同步码。推荐后者，因为接收端具备同步锁定能力后，本身就具备相位自适应能力。

5.3 现象：单通道环回正确，多通道时通道顺序全乱

单通道测试通过，加上 4 路数据后，通道 1 和通道 3 的数据互相串位，而且规律像是“整体右移一位”。

原因：接收端 slot_cnt 的推进和同步时隙数据锁存出现在同一个时钟沿，导致数据时隙索引滞后一拍。具体表现是同步码锁存完成后，slot_cnt 随即跳成 1，但此时正在对齐的字节仍然是保护时隙或同步码的尾巴。

解决：把同步时隙的数据锁存和 slot_cnt 推进拆到两个时钟周期。常见做法是在同步检测成功后多等一拍再开始输出数据，或者把 slot_cnt 更新改为“在字节结束时更新为下一时隙”，严格区分当前时隙和下一时隙。我习惯把 slot_cnt 理解为“刚收完的字节所属的时隙”，而不是“正在收的时隙”，这样语义更清晰。

5.4 现象：仿真波形看着正常，上板后第一个字节偶尔错误

仿真验证全部通过，烧到板子上后，复位后第一帧数据有时正确、有时错一个字节，后面帧都正常。

原因：复位释放时刻和 clk_bit 的上升沿出现竞争。如果复位刚好在时钟沿附近释放，内部寄存器进入亚稳态，第一个字节的 bit_cnt 可能从中间值开始计数。

解决：接收端使用同步复位，复位信号先经过两级触发器同步到 clk_bit 域，再作为内部复位使用。课程设计里简单做法是让复位信号至少保持 5 个时钟周期，并在复位释放后跳过第一帧全部输出。代价极小，可靠性提升明显。

5.5 现象：文档里写的数据率和实测对不上，答辩当场被问住

设计文档里写了“比特率 1Mbps，有效数据率 1Mbps”，仿真波形里算出来实际只有约 727kbps，两者对不上。

原因：把比特时钟频率直接当成了有效数据率，忽略了同步码、保护时隙等开销字节。这类错误在文档里最显眼，因为答辩老师只要看到波形图就能估算出实际吞吐。

解决：在文档里单独画一张“帧开销说明”小节，把帧长 44 位、数据载荷 32 位、有效数据率 727kbps 的计算过程写全。公式就是本文第 2 章给的那个，算出结果后跟仿真波形的时间轴对一下，确认没有数量级错误再写进报告。

6. 进阶：用连续 N 帧锁定状态机替代单帧匹配，再挂上回环自校验

6.1 连续帧校验状态机：从搜索、预同步到锁定

单帧匹配的问题是数据区偶尔出现同步码时会产生假同步。改进思路是把同步状态拆成三个：搜索态、预同步态、锁定态。只有连续多帧在同步时隙收到正确同步码，才从搜索态进入锁定态；锁定期间如果连续丢帧，则退回搜索态。

reg [2:0] sync_cnt; reg [1:0] sync_state; // 0 搜索, 1 预同步, 2 锁定 if (slot_cnt == 3'd0) begin if ({shift_reg[6:0], rx_bit} == SYNC_WORD) begin if (sync_state == 2'd0 && sync_cnt >= 4) sync_state <= 2'd2; else if (sync_state == 2'd0) begin sync_cnt <= sync_cnt + 1'b1; sync_state <= 2'd1; end else if (sync_state == 2'd1) begin sync_cnt <= sync_cnt + 1'b1; if (sync_cnt >= 4) sync_state <= 2'd2; end end else begin sync_cnt <= 3'd0; sync_state <= 2'd0; end end

这个状态机的要点是：连续 4 帧同步成功才锁定，中间任意一帧失败就清零重新计数。实际上，在锁定态中，如果连续 2 帧同步失败再退到搜索态，比单帧失败就退出更抗干扰。课程设计里实现 4 帧预同步和 2 帧退出就够了，再多就属于强迫症范畴。

6.2 回环自校验：让测试平台自动比对收发数据

最后一个技巧是给测试平台加一个自动比对模块，替代肉眼看波形。做法是在发送端给每个通道的数据打上固定编号，比如 ch0_data 固定发计数器值 0x00 到 0x0F 循环，接收端每帧比对收到的值和期望值，不匹配就打印出错通道号和帧号。

always @(posedge clk_bit) begin if (sync_lock && slot_cnt == 3'd1) begin if (r0_data != expected_seq) $display("MISMATCH at frame %0d: expect %02h, got %02h", frame_cnt, expected_seq, r0_data); end end

配合前文的状态机，回环测试跑 10000 帧全绿，才算真正验证了系统的稳定性。我现在的习惯是任何时序设计都先写回环自校验再写正式功能逻辑，这个习惯帮我少熬了不少夜。希望这套流程对你应付这个课程设计也能帮上忙。

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