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简介：面向软件定义无线电与FPGA射频开发者的AD9361 Vivado工程例程，基于Xilinx Vivado 2016.4环境，帮助初学者与工程师快速理解AD9361收发器IP核的集成、接口连接、参数配置与时序约束流程，可作为SDR、无线基础设施及测试测量项目的起步模板。压缩包共约2000个文件，以Verilog源码（.v）、Tcl脚本、C与头文件、XDC约束、XCI IP配置、比特流及工程文件为主，辅以文档、图片与日志，整体约95MB，目录层次完整，便于按模块查阅。已有4867人学习下载，读者可从中获得IP核配置参考、接口设计范例、仿真与实现脚本以及硬件调试思路，适合对照自身项目快速搭建AD9361收发链路并排查常见问题。

1. ad9361_vivado例程：一份能直接跑通 AD9361 接口的 FPGA 工程骨架

手里有一块 AD9361 射频板，想用 Vivado 把它驱动起来，最耗时间的往往不是写逻辑，而是把接口时序、时钟域、数据对齐这些基础环节先搭出一个能跑通的骨架。这份 ad9361_vivado 例程解决的正是这个前置问题：它把 AD9361 与 FPGA 之间的接口逻辑整理成一套可综合、可仿真的工程结构，让你不必从零推导 LVDS 数据格式和时钟关系，直接在一个已经跑通的框架上改参数、接自己的信号处理链路。适合两类人：一是刚接触 AD9361、需要一份能上板验证的参考工程的新手；二是已经用过 AD9361、但想找一份结构清晰、便于二次裁剪的 Vivado 工程模板的熟手。下面按「工程结构怎么读、接口怎么配、坑在哪」的顺序拆开讲。

2. 工程结构与接口逻辑：先看懂数据是怎么从 AD9361 进到 FPGA 的

拿到一份 Vivado 例程，第一件事不是急着综合，而是把目录和顶层端口读一遍。AD9361 的接口逻辑有固定的套路，看懂了这个套路，后面改参数才不会翻车。

2.1 目录分层与顶层端口

典型的 ad9361_vivado 例程会分成几个层次：顶层文件负责例化 AD9361 接口模块和时钟模块，接口模块内部再拆成接收通路、发送通路和 SPI 配置三块。顶层端口大致分四组——射频数据接口（rx_data_p/n、tx_data_p/n这类差分对）、时钟接口（rx_clk、tx_clk、fb_clk）、SPI 配置接口（spi_clk、spi_cs、spi_mosi、spi_miso）以及控制与状态信号（复位、使能、锁定指示）。

读端口时重点确认两件事：数据总线是单端还是差分、位宽是几位。AD9361 在 LVDS 模式下，接收和发送都是差分对形式，每对差分线承载一位数据，常见配置是 6 对（12 位）或 12 对（24 位，I/Q 各 12 位）。例程里如果用的是差分原语（IBUFDS、OBUFDS），说明物理层走的是 LVDS；如果直接是单端信号，那多半是 CMOS 模式或者例程做了简化。这一步判断错了，后面引脚约束全白搭。

# 在工程根目录快速看结构，确认顶层和约束文件位置 find . -maxdepth 3 -type f \( -name "*.v" -o -name "*.sv" -o -name "*.xdc" -o -name "*.xci" \) | sort

这条命令的作用是把工程里的源文件、约束文件和 IP 核配置文件列出来，方便你判断例程是纯 RTL 还是带了 IP 核。如果看到.xci文件，说明时钟或 FIFO 用了 IP，综合前要先确认 IP 是否已经生成输出产物，否则会报找不到网表。

2.2 接收通路的时钟域与数据对齐

AD9361 接收侧最容易出问题的地方是时钟域。AD9361 输出的rx_clk是随路时钟，数据和时钟同源，但进入 FPGA 后要经过差分输入缓冲，时钟和数据之间会有一个不确定的偏斜。例程通常的做法是用IDDR原语在rx_clk的上下沿同时采样，把 DDR 数据转成 SDR，再送进一个由rx_clk驱动的 FIFO 或寄存器组。

这里的关键参数是IDDR的模式。常见配置是SAME_EDGE_PIPELINED，它把上升沿和下降沿采到的数据在同一时钟沿输出，方便后续逻辑按单沿处理。如果你改成OPPOSITE_EDGE，输出数据的对齐关系会变，后级如果按固定相位去取数就会错位。血泪经验是：改IDDR模式之前，先把后级的数据拼接顺序在仿真里对一遍，别直接上板试。

// 接收侧 DDR 转 SDR 的典型写法，位宽按实际差分对数调整 genvar i; generate for (i = 0; i < 6; i = i + 1) begin : gen_rx_ddr IDDR #( .DDR_CLK_EDGE("SAME_EDGE_PIPELINED"), // 上下沿数据同沿输出 .INIT_Q1(1'b0), .INIT_Q2(1'b0), .SRTYPE("SYNC") ) u_iddr_rx ( .Q1(rx_data_sdr[2*i]), // 上升沿采到的位 .Q2(rx_data_sdr[2*i+1]), // 下降沿采到的位 .C(rx_clk_buf), .CE(1'b1), .D(rx_data_in[i]), .R(1'b0), .S(1'b0) ); end endgenerate

这段代码把 6 对差分线转成 12 位单沿数据。DDR_CLK_EDGE选SAME_EDGE_PIPELINED是为了让Q1和Q2在同一时钟沿更新，后级拼接时不用额外打拍。SRTYPE选SYNC表示复位是同步的，和例程整体的同步复位风格保持一致。位拼接顺序（2*i和2*i+1谁在前）要和 AD9361 数据手册里的位序对上，这个顺序错了，解出来的 I/Q 会高低位颠倒，现象是波形看着有但数值完全不对。

2.3 SPI 配置模块的时序约束

AD9361 上电后必须通过 SPI 写入一长串寄存器才能进入工作状态，例程里的 SPI 模块通常是一个状态机加一个移位寄存器。配置时钟频率不能太高，AD9361 的 SPI 时钟上限在数据手册里有明确值，例程一般取一个保守的分频比。真正容易忽略的是 SPI 的片选和时钟相位关系：spi_cs拉低到第一个spi_clk上升沿之间要有建立时间，最后一个时钟沿到spi_cs拉高之间要有保持时间。例程如果没在约束文件里对这些路径加set_max_delay或set_false_path，综合工具可能会把逻辑优化得时序很紧，上板后偶发配置失败。

常见做法是在 XDC 里对 SPI 输出端口加输出延迟约束，或者干脆把 SPI 状态机放在一个慢时钟域里，用时钟频率本身来保证时序余量。我一般会先确认例程的 SPI 时钟分频值，再对照 AD9361 手册里的 SPI 时序参数表核一遍，两个数对不上就先改分频，别急着怀疑代码逻辑。

3. 从工程到上板：综合、约束与配置流程的实操步骤

工程读懂了，接下来是把它跑起来。这一章按「建工程 → 加约束 → 综合实现 → 配置验证」的顺序走，每一步给出可操作的命令或配置项。

3.1 用脚本重建工程与添加源文件

如果例程带的是.tcl重建脚本，直接用 Vivado 批处理模式跑，比手动点界面可靠得多。没有脚本的话，按下面的顺序手动建：先建工程选对器件型号，再把 RTL 源文件按层次加进去，最后加约束文件和 IP 核。

# 在 Vivado Tcl Console 里逐段执行，或存成 build.tcl 用 vivado -mode batch -source build.tcl 跑 create_project ad9361_demo ./ad9361_demo -part xc7z020clg400-2 add_files -norecurse [glob ./src/*.v] add_files -fileset constrs_1 -norecurse ./constraints/ad9361_pin.xdc set_property top ad9361_top [current_fileset] update_compile_order -fileset sources_1

-part后面的器件型号必须换成你板子上的实际型号，这一步选错，后面引脚约束和时钟资源全对不上。add_files用-norecurse表示只加当前目录，不递归子目录，避免把仿真文件误加进综合源集。update_compile_order让工具重新推断模块例化顺序，漏了这步，顶层例化的子模块可能被当成黑盒。

3.2 引脚与时钟约束的关键项

约束文件是例程能不能上板的分水岭。AD9361 相关的约束重点有三类：差分对的引脚位置和 IO 标准、随路时钟的创建、跨时钟域路径的处理。

引脚约束里最常见的翻车是差分对 P/N 接反。现象是综合能过、上板后数据全错或时钟都出不来。解决办法是对照板级原理图逐个核对_p和_n的引脚号，别信例程默认值，因为不同板子的布线不一样。时钟周期这一项，如果例程写的是 40MHz 而你的板子实际跑 60MHz，时序分析结果会偏乐观，上板后建立时间不够，数据偶发错位。

3.3 综合实现后的检查点

综合和实现跑完，别急着生成比特流，先看几个报告。时序报告里重点看WNS（最差负裕量）和跨时钟域路径有没有被正确约束；利用率报告里看IDDR、IBUFDS这些原语有没有被正确推断，如果报告里显示这些原语数量为零，说明综合工具把你的差分逻辑优化成了普通逻辑，功能肯定不对。

# 批处理模式下导出关键报告，方便脚本化检查 open_run impl_1 report_timing_summary -file timing_summary.rpt report_utilization -file utilization.rpt report_cdc -file cdc.rpt

report_cdc这份报告值得单独看，它会把跨时钟域路径列出来，标出哪些没被约束覆盖。AD9361 例程里rx_clk域到系统时钟域的过渡如果处理不当，CDC 报告里会出现一堆未同步路径，这些路径上板后就是玄学错误的来源。看到这类告警，要么补同步器，要么补约束，别放着不管。

3.4 上板配置与回读验证

比特流下载进去之后，验证分两步：先确认 SPI 配置是否成功，再确认数据通路是否有有效数据。SPI 配置成功的标志通常是某个状态寄存器的回读值符合预期，例程里一般会留一个config_done信号或者 LED 指示。数据通路则要看接收侧有没有持续的数据翻转，可以用例程自带的 ILA 核抓一段rx_data_sdr看波形。

如果 ILA 抓不到数据，先查rx_clk有没有起来。用示波器或者板上的时钟监测逻辑确认随路时钟频率和占空比，时钟没有，后面全免谈。时钟有了但数据不动，回头查 SPI 配置序列里有没有漏写的寄存器，尤其是使能接收通道的那几个关键地址。

4. 避坑与排查：AD9361 例程上板最常见的五类翻车

例程能综合不等于能跑，下面这几类问题在 AD9361 工程里出现频率很高，每条按现象、原因、解决三段说清楚。

4.1 现象：综合通过但上板后接收数据恒为零

原因多半是差分输入缓冲没被正确推断，或者IDDR的时钟没接对。综合工具在找不到IBUFDS原语时会用普通逻辑替代，仿真看不出问题，上板就没有真实数据。解决：打开综合后的原理图，搜IBUFDS和IDDR，确认数量与差分对数一致；不一致就检查端口声明有没有加diff_pair属性，或者约束里 IO 标准是不是写成了LVDS。

4.2 现象：数据有但 I/Q 数值明显不对，波形像噪声

原因是位拼接顺序和 AD9361 输出位序不匹配，或者 I/Q 两路的差分对在引脚约束里接反了。AD9361 的 LVDS 数据格式里，I 和 Q 的位序有固定排列，例程如果按自己的习惯拼，很容易高低位颠倒。解决：对照数据手册的时序图，把rx_data_sdr的每一位和手册里的 D[11:0] 一一对应，再核对 I 路和 Q 路的差分对有没有在 XDC 里写反。

4.3 现象：SPI 配置偶尔成功偶尔失败，复位后概率性不工作

原因是 SPI 片选和时钟的时序余量不足，或者配置状态机在复位释放时没有对齐到安全状态。上板后温度、电压的微小变化都会让临界时序翻车。解决：把 SPI 时钟分频加大，给建立保持时间留余量；状态机复位时强制回到空闲态，片选默认拉高；在 XDC 里对 SPI 输出加set_output_delay，让工具按真实板级延迟做分析。

4.4 现象：时序报告 WNS 为正，但上板跑一段时间后出错

原因是跨时钟域路径被set_false_path误约束，工具不再分析这些路径，报告自然好看，实际电路里亚稳态照样发生。AD9361 例程里rx_clk域和系统时钟域之间的握手信号如果被一刀切标成 false path，就是典型误用。解决：用report_cdc找出所有跨域路径，对真正异步的加两级同步器，对有固定相位关系的用set_clock_groups精确描述，别图省事全标 false path。

4.5 现象：换一块板子后例程直接不工作

原因是例程的引脚约束和时钟配置是绑死在某块板子上的，换板后引脚号、差分对位置、参考时钟频率全变了。解决：把约束文件里的引脚号和时钟周期抽成参数，换板时只改参数表；上板前先用万用表或原理图核对关键差分对的物理连接，别假设两块板子布线一致。

5. 进阶用法：把例程改成可参数化的接口模板

例程跑通之后，真正有价值的是把它改造成能复用的模板。我的做法是把差分对数、数据位宽、SPI 分频比、时钟周期这几个量抽成顶层参数，用generate和参数化模块把接收、发送、配置三块解耦，这样换板子或换 AD9361 工作模式时只改参数不动逻辑。

module ad9361_if #( parameter DIFF_PAIRS = 6, // 差分对数，6 对应 12 位 parameter SPI_DIV = 16, // SPI 时钟分频比 parameter RX_CLK_MHZ = 40 // 随路时钟频率，用于内部时序计算 )( // 端口略 );

参数化的好处是约束文件也能跟着生成。我一般写一个小脚本，从参数表里读出引脚号和时钟频率，自动拼出 XDC 片段，避免手改约束时漏项。验证方法上，除了上板抓 ILA，我还会在仿真里灌一段已知的递增码型，从 AD9361 模型输出进接口模块，检查解出来的数据是否和输入一致，这一步能在上板前把位序和对齐问题挡掉大半。

从那以后我每次拿到新的 AD9361 工程，都强制先跑一遍「原语数量核对 + CDC 报告 + 递增码型仿真」这三步，再动板子。这套习惯帮我省下了不少对着示波器猜时序的时间。希望帮到你。

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