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简介：面向硬件工程师与PCB设计人员的RTL8111E电路设计参考文档，聚焦高速以太网控制器外围电路设计，涵盖电源、时钟、信号完整性、PCB布局等关键环节，适合正在做网卡、嵌入式主板或网络通信模块硬件开发的读者参考。包体为1个PDF文件，大小仅75KB，是Realtek官方提供的参考原理图，覆盖电源、控制器、可选功能等设计模块，虽是单文件但信息密度较高。已有1073人学习下载。文档中明确标注了电源供电方案（开关稳压、低压差线性稳压器、外部供电）的选择方式，1.05伏与1.0伏/1.2伏外部电源切换条件，各电源引脚的去耦电容需靠近芯片放置，以及电源时序必须遵循布局指南等要点。读者可对照此原理图完成电源树设计、滤波电容选型与布局、控制器引脚连接核查，并为后续印制电路板布局提供直接参考依据。

1. RTL8111E-电路设计：拿到参考原理图后先看哪几页

做 RTL8111E-电路设计的人，多半不是想从零发明以太网 PHY，而是要在最短时间里拿出一版能跑、能过认证、量产不翻车的原理图。芯片原厂提供的 48Pin 参考原理图恰恰是这种场景下最该先吃透的资源：它把电源模式、时钟输入、MDI 差分对、EEPROM/Efuse 配置和 LED 组合全部画在一个工程里，照着抄能省掉大量验证时间。这份资源适合三类人：刚接触网口设计的硬件工程师、要维护既有网卡方案的老手、以及需要评估 RTL8111E/RTL8111F/RTL8105E 三代芯片差异的选型负责人。接下来我按自己拆图的顺序，把电源、时钟、可选功能、量产验证这几个关键部分逐个讲透，再列出最容易踩的坑。

2. 电源设计拆解：SWR、LDO 还是外部供电，先回答三个问题

做过网卡供电的人都知道，PHY 芯片的电源设计不是简单放几个电容，而是要在功耗、成本和 PCB 面积之间做取舍。RTL8111E 参考原理图的第二页给出了三种供电方式：开关稳压器（SWR）、LDO、以及外部直接供电。选哪种，取决于你的系统里已经有什么电源，以及单板对纹波和效率的要求。

2.1 参考原理图电源架构：三路电和三种模式

先明确芯片需要哪几路电。RTL8111E 系列内部有 VDD10、EVDD10、VDD33、AVDD33_REG 等供电路径，其中 VDD10 是 1.0V 数字内核供电，VDD33 是 3.3V I/O 供电。参考原理图的电源页把电容分成三组：C1 到 C7 挂在 VDD10 引脚上，C10、C11 单独挂在 EVDD10 的 Pin21，C12 到 C17 挂在 VDD33 引脚上。这个分组不是随便画的，因为内核供电和 I/O 供电对噪声的敏感度不同，去耦电容必须就近放在对应引脚旁边。

供电模式选择由 R23 和 R24 两个电阻决定。R23 用于启用内部开关稳压器，R24 用于禁用开关稳压器。实际画图时，R23 和 R24 不能同时贴，否则内部反馈环路会被外部电路干扰。参考原理图还给出外部供电的接法：如果不使用内部开关稳压器，RTL8105E 系列和 RTL8111E 系列（除 VL 后缀外）可以外部提供 1.05V，而 RTL8111E-VL 和 RTL8111F 系列需要外部提供 1.0V。如果你打算用外部 1.2V 供电，参考原理图明确标注了需要联系原厂 FAE 确认，这句话意思是 1.2V 不在标准支持范围内。

2.2 关键电容与电感选型：X5R 不是随便写的

开关稳压器路径上有几个关键器件：Cin1、Cin2、Cout1、Cout2 和 Lx。参考原理图给出的是 Cin1 用 X5R 4.7uF、Cout1 用 4.7uF X5R、Cout2 用 0.1uF、Lx 用 2.2uH 或 4.7uH。这里需要理解为什么强调 X5R。X5R 介质的电容在直流偏压下容值衰减比 Y5V 小，温度特性也比 Z5U 稳定。如果你图省事放了一颗普通电解电容或者容值偏差大的陶瓷电容，开关稳压器的环路稳定性会变差，表现出来就是纹波偏大、网卡在高温下丢包。

电感 Lx 的选型更要谨慎。参考原理图说明里写着“Pls refer to Layout Guide & Inductor AVL for Lx, Cout1, Cout2 selection criteria”，意思是电感和输出电容不能只看标称值，还要参照 Layout Guide 里的 AVL 清单选。AVL 是原厂验证过的物料清单，里面会列出电感的感值、饱和电流、DCR 和封装尺寸。很多人在这里翻车，随手抓一颗 2.2uH 电感就贴上去，结果负载突变时电感饱和，输出电压跌落，网卡直接复位。我一般会先把 AVL 清单下载下来，再从里面挑封装和成本合适的型号，而不是自己发明参数。

2.3 去耦电容的引脚分布与布局要求

参考原理图对电容位置有明确要求，这是最容易忽略的细节。原文标注了 C10、C11 要靠近 U5 的 Pin21，C1 到 C7 要靠近 U5，C12 到 C17 也要靠近 U5。这里“靠近”不是笼统的说法，而是要求电容的焊盘到电源引脚的走线尽可能短，最好在 100mil 以内。因为去耦电容的作用是提供高频回流路径，走线一长，寄生电感就把电容的高频特性吃掉了。

具体引脚对应关系如下表：

这张表的实用价值在于：当你拿到一块量产板发现某路电源纹波异常时，先检查对应引脚的去耦电容是否漏放。比如 RTL8105E-VB 用了 C1-C4 四颗 0.1uF，如果照抄 RTL8111E 的 C1-C7，多出来的电容不会坏事，但会占用 PCB 面积；反过来，如果少放了 C10、C11 这两颗 EVDD10 电容，Pin21 的噪声会直接耦合进内部 PLL，导致时钟抖动变大。

电源时序也必须按 Layout Guide 执行。参考原理图专门加了一句“Power Sequence Must Refer to Layout Guide”，因为 VDD33 和 VDD10 的上电顺序不对，芯片可能进入闩锁状态。常见的做法是让 VDD33 先上电、VDD10 后上电，两者间隔不少于 100us。如果你用的电源方案无法保证这个顺序，就需要在电源芯片的 EN 引脚上做延时。

3. 控制器时钟与 MDI 接口：25MHz 晶振、差分对和中心抽头怎么接

电源解决的是“活下来”的问题，时钟和 MDI 接口则决定“能不能通、通得稳不稳”。参考原理图第三页是 Controller 部分，包含了晶振电路、外部时钟输入、RSET 电阻、LED 接口和 MDI 差分对。这一页的信息密度很高，而且很多细节藏在注释里。

3.1 25MHz 晶振与外部时钟源的选择

RTL8111E 的主时钟是 25MHz 晶振，接在 XTAL1 和 XTAL2 两个引脚之间。参考原理图里标注了 X1 为 25M，同时标注了 C21、C22 两颗 27pF 电容作为晶振负载电容。这个 27pF 不是随便定的，它要和晶振本身的 CL 值匹配。常见做法是先查晶振规格书里的负载电容要求，再反推 C21、C22 的实际值。如果晶振起振困难，优先检查这两颗电容是否漏贴、错贴。

参考原理图的 Change Notes 有一条重要信息：V1.07 版本移除了 XTAL 14.318M。也就是说，早期版本的参考图里曾经支持 14.318M 晶振，后来原厂发现只用 25M 就够了。如果你在网上找到一份老版本原理图，里面还画了 14.318M 的晶振，不要照抄，直接删掉。

外部时钟输入是另一个容易搞混的点。Pin44 即 XTAL2 是外部时钟输入引脚，Reff 原理图同时提供了 REFCLK_P 和 REFCLK_N 这一对差分时钟接口。使用外部时钟源时，R38 是必须保留的，参考原理图注释写着“R38 is needed when using external clock source”。很多人只看到外部时钟可以省掉晶振，却没注意到 R38，结果时钟根本送不进去。

3.2 MDI 差分对与中心抽头：从参考图里抄走线规则

MDI 是 PHY 和变压器之间的差分信号接口，共四对：MDI0+/-、MDI1+/-、MDI2+/-、MDI3+/-，对应千兆以太网的四个通道。参考原理图的 U6 是网络变压器，每对 MDI 都有对应的 TDx+/- 和中心抽头 TCTx。这里最关键的改动在 V1.02 版本说明里：“Modify Center tap Schematic for Power Optimization. Center tap short and connector 1uF to GND.”意思是中心抽头要短接，并通过 1uF 电容接地。

这个 1uF 电容的作用是为共模噪声提供回流路径。如果你画的板子不用这个电容，或者把它换成 0.1uF，共模抑制能力会明显下降，EMI 测试时辐射超标。C35 在参考图里标的是 1000P 2KV，这个是放在变压器侧的高压陶瓷电容，用于浪涌防护，和中心抽头的 1uF 作用不同，不能混用。

U7 和 U8 是预留的 Surge 和 Cable ESD 保护器件，型号是 AZC099-04S，放在连接器和变压器之间。如果你的产品需要通过浪涌测试，这两个位置必须贴；如果只在室内使用，可以空贴。我一般会在原理图上保留这两个器件位，PCB 上留好封装，量产时按认证结果决定是否贴装。

3.3 RSET 电阻和 LED 接口参数

RSET 引脚需要一颗 2.49K 1% 精度的电阻，参考原理图明确写了“R15 value should be 2.49K (1%) for all application.”也就是说，不管哪颗芯片、哪个后缀，R15 都是 2.49K 1%，不需要根据供电电压调整。RSET 电阻的作用是设定芯片内部电流基准，阻值偏差 1% 以上会导致差分信号幅度偏差，进而影响链路质量。

LED 接口有三个信号：LED0、LED1/EESK、LED3/EEDO。这几个引脚是复用引脚，既做 LED 指示，也做 EEPROM 的时钟和数据线。参考原理图给出了两组 LED 配置规则：单色 LED 需要串联电阻大于等于 249 欧姆，双色 LED 需要电阻大于等于 125 欧姆。这个阻值要求不是给 LED 限流用的，而是为了配合内部电流源，让不同颜色的 LED 亮度一致。

更关键的是：使用 EEPROM 时，只支持 LED0+LED1 组合或 LED0+LED3 组合的双色 LED，不支持 LED1+LED3。这句话的意思是，如果你用了双色 LED，必须把其中一个颜色接在 LED0 上。很多人在画原理图时随意分配 LED 引脚，结果做 EEPROM 配置时发现引脚冲突，最后只能改板。我一般会先定 EEPROM 方案，再根据参考图的引脚复用表分配 LED。

4. 可选功能跳线：EEPROM、EFuse 和 ASF 的电阻矩阵

参考原理图第四页是 Optional Function，这一页的标题看似是可选功能，实际却决定了批量生产的效率。RTL8111E 系列的配置方式有三种：外挂 EEPROM、片上 EFuse、以及 ASF（Alert Standard Format）带外管理。三种方式通过不同的电阻组合切换，芯片上电时通过读取这些引脚的电平来决定从哪加载配置。

4.1 EEPROM 与 EFuse 选型：R17/R19 不能贴反

先看 EEPROM 方式。参考原理图给出了三颗 EEPROM 型号：HT93C46、HT93C56、HT93C66，它们的容量依次递增，引脚兼容但容量不同。选型电阻的规则是：使用 93C56/93C66 时贴 R17（1K），使用 93C46 时贴 R19（10K）。R17 和 R19 不能同时贴，也不能都不贴，否则芯片上电后无法正确识别 EEPROM 容量。

更要注意的是 RTL8111E-VL 和 RTL8111F 系列有特殊要求：R17 必须为 1K。这意味着这两颗芯片只能在 R17 位置贴 1K 电阻，不能改用 R19 的 10K。如果你用 93C46 的封装来做 VL 版本，就会遇到 EEPROM 读不到的问题。

EFuse 方式则不需要外挂 EEPROM，芯片出厂时内部有空白的 EFuse 阵列，通过 SMBDATA 接口一次性写入配置。参考原理图 V1.03 版本说明里写着“Modify Efuse Autoload Schematic, SMBDATA Pull Down”，也就是说 EFuse 自动加载模式下，SMBDATA 需要加下拉电阻。如果你复用同一块板子既做 EEPROM 又做 EFuse，这个下拉电阻的方向就特别容易搞错。EEPROM 模式下 SMBDATA 是双向数据线，通常作为开漏输出配合上拉电阻；EFuse 模式下需要下拉，让芯片上电时处于确定的加载状态。

4.2 ASF 功能的电阻配置与 8105E 系列差异

ASF 功能需要外挂 93C66 且只支持 93C66，参考原理图里单独画了 R17 接 93C56/66、R19 接 93C46 的组合。如果你的系统需要 ASF 带外管理，EEPROM 必须选 93C66，不能选 93C46。RTL8111E-VC 后缀支持 EEPROM_Less with ASF，即不贴 EEPROM 也能工作，但需要配置 R11 等电阻。

R11 的贴装规则在 V1.08 和 V1.09 版本说明里改过多次，最终结论是：RTL8105E-VB 应用必须保留 R11（1K），其他 RTL8105E 系列需要移除 R11。RTL8111E 系列则没有这一条限制。我建议画原理图时把 R11 做成 0 欧或 NC 的柔性设计，即在 PCB 上预留封装，首版先按参考图贴上去，调试时再根据实际型号移除。

C26 这颗电容的值也有讲究，参考原理图标注“C26 value should be 0.01uF-0.4uF”，跨度很大。这是因为 C26 在 SMBus 接口电路中承担滤波作用，取值取决于 SMBus 总线上挂了多少设备。如果只挂一颗 PHY，0.01uF 就够；如果挂了多颗设备，需要加大到 0.1uF 甚至 0.4uF，否则总线上的时钟边沿会被电容拖慢。

SMBus 的上拉电阻则要求“10K ohm close to Host side”，即 10K 电阻要靠近主机那边，不要靠近 PHY。原因很简单：SMBus 是多设备总线，上拉电阻靠近 Host 可以统一总线电平参考点，避免不同设备之间出现地电位差。如果你把上拉电阻放在 PHY 旁边，信号在总线上传输时可能因为反射产生毛刺，严重时会导致 SMBus 通信超时。

4.3 Change Notes 里的版本演进：V1.10 告诉你的三件事

参考原理图最后一页是 Change Notes，从 V1.00 到 V1.10 一共十次修订。硬工程师拿到资源后，建议先读这页再决定照抄哪一版，因为有些早期版本的电路已经被删除或改参数了。最重要的三次修订是：V1.02 改了中心抽头电路，这个前面已经说过；V1.03 移除了 TWSI 接口；V1.07 移除了 14.318M 晶振。如果你手上的原理图是从某个旧项目拷贝来的，很可能还保留了 TWSI 和 14.318M 电路，这些都是过时设计，需要手动清理。

5. RTL8111E 设计避坑清单：五种翻车现场与排查路径

这一章列几个我在实际项目里踩过、或者身边同事踩过的坑，每条按现象、原因、解决展开，你可以直接拿去当排查手册用。

5.1 晶振不起振，测量无时钟输出

现象：贴片完成后上电，PHY 的 link 灯完全没反应，示波器测 XTAL1 引脚看不到 25MHz 波形。

原因：最常见的是晶振负载电容 C21、C22 取值不对，或者 PCB 走线过长导致寄生电容叠加。参考原理图给出的 27pF 是在理想布局下的值，如果走线过长，实际负载电容偏大，晶振起振裕度不足。另一个原因是误贴了 14.318M 晶振——虽然 V1.07 已经移除，但旧 BOM 里还可能残留这种物料。

解决：用示波器探头直接测 XTAL2 引脚（反馈端），确认是否有微弱振荡。如果完全没有波形，先检查电容是否贴反、虚焊。然后把晶振走线尽量缩短，并在晶振下方铺地。C21、C22 按 27pF 起贴，如果起振不稳，可以换 22pF 或 33pF 尝试。

5.2 千兆协商不上，只能跑到 100M

现象：两块板通过网络对接，协商结果只有 100M，更换网线、交换机无改善。

原因：MDI 差分对等长没做好，或者中心抽头的 1uF 电容漏放。参考原理图 V1.02 明确要求中心抽头短接后接 1uF 到 GND，这个电容如果位置放得离变压器太远，或者容值不对，共模回路阻抗增大，千兆模式的信号质量就过不了。

解决：先用网口测试仪看四对线是否都通。如果只有某两对通，重点查对应 MDI 差分对的等长。然后在原理图里搜索中心抽头网络，确认每个 TCTx 都经过 1uF 电容接地，不要直接接地或悬空。千兆以太网要求四对差分线都工作，任何一对的不匹配都会导致协商降级。

5.3 电源纹波偏大，满载时网卡掉线

现象：板子跑大流量时 network 灯闪烁，系统日志出现网卡 disconnect 事件，重插网线能恢复。

原因：开关稳压器的 Cin1 或 Cout1 电容用料不对。参考原理图指定 X5R 4.7uF，如果贴了 Y5V 或者容值偏小的电容，直流偏压下实际电容值可能只剩标称的 30%，环路稳定性直接恶化。

解决：先测电源纹波，正常应该在 50mV 以内。如果超过 100mV，检查 Cin1、Cout1 是否用的是 X5R 介质，再看 Lx 电感是否在 AVL 清单里。最稳妥的做法是直接按参考原理图的 BOM 采购，不要自己替换物料，除非你有完整的替代料验证数据。

5.4 EEPROM 烧录工具找不到设备

现象：用烧录器连接 SMBus 接口，软件报“device not found”，换了好几个烧录器都一样。

原因：选型电阻 R17/R19 配置错误，芯片无法识别 EEPROM 容量，因此没有使能 SMBus 接口。也可能是 EEPROM 型号贴错，比如原理图标注 93C46，实际贴了 93C66。

解决：先核对 EE 片身的丝印，确认型号。然后检查 R17、R19 的贴装状态，按参考图要求一一对应。如果用的是 RTL8111E-VL 或 RTL8111F，确认 R17 位置是 1K。最后测 EECS 引脚在复位后的电平，正常应该能看到芯片对 EEPROM 输出的片选脉冲。

5.5 外部时钟模式无输出，PHY 完全不工作

现象：为了省一颗晶振，用了主板上的 REFCLK_P/REFCLK_N 差分时钟，结果 PHY 完全没有 link 信号。

原因：参考原理图明确写了 R38 只有使用外部时钟源时才需要贴，很多人以为 R38 是可选优化件，直接空贴。但芯片检测不到合法的时钟输入，内部 PLL 无法锁定。

解决：在原理图上搜索 R38，确认位置已贴。然后检查外部时钟源的频率和幅值，25MHz 差分时钟的摆幅要满足 PHY 的输入规格。如果外部时钟是单端信号，需要从 XTAL2 引脚输入，差分对接法不能混用。

6. 投板前验证：电源时序、晶振起振与 EEPROM 回读

画完原理图只是第一步，投板前有四件事我每次都会强制走一遍，每件都能拦住至少一类批量问题。

第一件是电源时序验证。对着参考原理图的 Power Sequence 要求，用示波器四个通道同时抓 VDD33、VDD10、REGOUT 和复位信号的上电波形。重点看 VDD33 是否先于 VDD10 到达，两者之间有没有明显交叠。如果用的是分立电源芯片，还要测 EN 引脚的延时，确保时序窗口满足要求。我遇到过一版板子因为 VDD10 上电比 VDD33 早了 2ms，导致芯片偶尔死机，加了一个 RC 延时电路才解决。

第二件是晶振起振验证。在常温下用示波器测 XTAL2 引脚，记录 25MHz 波形的 Vpp 和上升沿时间。然后在高温箱里重复测试，因为晶振的负性阻抗受温度影响，高温下起振更困难。如果高温下波形幅度下降明显，把 C21、C22 减小 2-3pF 再测。

第三件是 EEPROM 回读验证。烧录完 MAC 地址和配置后，断电重启，用软件读出 EEPROM 内容，和写入值做比对。这一步能发现 R17/R19 配置错误和 EEPROM 型号不匹配的问题。如果芯片用的是 EFuse，在 Efuse Autoload 模式下必须确认 SMBDATA 下拉电阻已经贴装，否则上电加载时数据线悬空，配置会随机丢失。

第四件是 MDI 走线检查。在 PCB 文件里打开 MDI0-MDI3 的网络长度报告，确认四对差分线的对内等长偏差在 5mil 以内，对间偏差在 10mil 以内。再查中心抽头的 1uF 电容是否离变压器足够近，我一般要求小于 300mil。这两项检查完，EMI 测试时能少很多麻烦。

这四步走完，板子拿回来后基本不会出现“link 不上”或“随机掉线”这类低级问题。从那以后，我每次画 RTL8111E 相关设计，都强制在投板前把电源时序、晶振起振、EEPROM 回读和 MDI 等长这四件事过一遍，哪怕时间再紧也不跳过。希望这些从参考原理图里拆出来的细节，能帮你少走一轮改板的冤枉路。

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