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简介：AI服务器市场持续扩张，高带宽存储器（HBM）需求迎来爆发期。这份由太平洋证券电子组发布的算力系列报告（一），围绕HBM技术、需求与供给三条主线展开，适合关注AI服务器产业链、半导体存储赛道及国产替代机会的投资者和行业研究者阅读。报告梳理了DRAM die垂直堆叠、TSV硅通孔与μbumps等核心工艺，对比HBM3E的带宽与容量升级，并结合AI服务器出货量预测，测算2025年HBM市场规模约150亿美元；同时对SK海力士、三星、美光三大供应格局及CoWoS、TSV工艺变化带来的增量进行分析，点名封测、设备、材料等环节相关厂商。整份文档为PDF格式，共1个文件，大小1.43MB，内容精炼集中，已有166人学习浏览。阅读后可系统性建立HBM产业链分析框架，理解从技术原理到市场规模、从关键工艺到受益标的的完整逻辑，也可作为后续追踪算力硬件与存储行情的参考资料。

1. 高带宽存储的「叠楼」方案：AI服务器为什么需要HBM这种反直觉架构

AI服务器跑大模型时，GPU算力翻倍只需一年，显存带宽却长期跟不上。于是HBM（高带宽存储器）从服务器显存方案里逆袭成标配，连带引发市场超过50%的规模增长。HBM最反直觉的地方在于：它不靠提高时钟频率，也不靠单颗芯片加宽位宽，而是把多层DRAM die像叠楼一样垂直堆起来，用穿透整片硅晶圆的TSV（硅通孔）做垂直互连，在小体积里实现远超GDDR5的带宽和功耗表现。堆叠为什么能换来带宽？三大存储原厂做得出HBM，为什么依然供不应求？这两个问题背后，是TSV与CoWoS工艺发生量变、供给端出现结构性增量的完整逻辑，也是理解这轮AI硬件行情的关键。

2. HBM内部结构：TSV、μbumps与bank并行，堆叠为什么能换带宽

2.1 从平面到立体：TSV如何把信号路径从毫米级压到微米级

传统GDDR5显存贴着GPU铺在PCB上，GPU核心周围排布12到16颗芯片，每颗通过外围引线连到GPU核心。信号在PCB上绕行长距离，走线寄生电容大，驱动功耗随之走高，频率提升变得困难，位宽更不可能无限拉大。这是一种典型的「平面」思维：带宽不够就加快时钟，IO数量受封装引脚限制，加宽位宽就得加大芯片面积。

HBM换了一种思路——「立体」。它把多层DRAM die垂直堆叠，层与层之间通过μbumps（微凸块）对接，整叠die的垂直互连由TSV完成。TSV的技术动作是在整个硅晶圆厚度方向打孔，填上铜等导体，在芯片正面和背面之间形成数千个垂直互连。信号不再绕外围走PCB，而是垂直穿过堆叠层直接上下传输，路径从毫米级缩短到微米级，这是HBM能同时做到「小尺寸、高带宽、低功耗」的物理根基。

这里有一个容易被忽略的架构约束：在HBM的堆叠体里，只有最底部的die能向外连接到存储控制器，其余每一层die的数据读写都要借道内部TSV汇聚到底部。换句话说，堆叠层数越多，内部TSV网络越复杂，但对外接口可以保持不变——GPU一侧看到的还是一个统一的存储接口，容量却随层数近似翻倍。这种「内部串行互连、外部统一访问」的设计，让容量扩展不再依赖PCB面积，而是依赖TSV工艺能把多少层die可靠地叠在一起。

2.2 带宽从哪来：1024bit位宽与每层die的并行访问

带宽有一个朴素公式：带宽 = 传输速率 × 位宽 ÷ 8。GDDR5走的是频率路线，单颗位宽只有32bit，16颗并列也不过512bit，而且每颗都要绕PCB走线，并行度受物理布局限制。HBM走的是位宽路线：一个堆叠体对外位宽做到1024bit，相当于32颗GDDR5同时并联，并且堆叠体内部被组织成多个独立通道，可被GPU同时发起读写访问，不需要像GDDR那样争抢单一数据总线。

每颗HBM芯片（stack）内部被组织成16个通道、每通道64bit，合计正好1024bit。这个组织方式决定了带宽的上限：以HBM3为例，传输速率6.4Gbps，位宽1024bit，折算下来约819GB/s——与报告里HBM3最高819GB/s带宽的数据完全吻合。把die叠起来只是手段，真正的收益是GPU能在同一时刻对更多通道、更多bank发起读写。AI训练场景下，权重读取、梯度回写都是高并发访存，HBM的bank级并行正好匹配这种访问模式，这是它在AI服务器里不可替代的根本原因。

2.3 面积与功耗的账：GDDR5为什么在AI场景先触顶

GDDR5在消费显卡里够用，但到了AI服务器场景有两个硬伤。第一，消耗大量PCB面积：GPU核心周围围着12到16颗GDDR5芯片，芯片尺寸无法继续缩小，还需要更大体积的电压调节模块，挤占机箱空间。第二，功耗触到拐点：平台需要在逻辑芯片与DRAM之间实现功耗平衡，而GDDR已经进入功能/性能曲线的低效区，内存功耗的持续增长反而会拖住GPU性能提升——这也是报告里反复强调的那句话：「不断增长的内存功耗在未来会阻碍GPU性能提升」。

对比HBM，优势是结构性的。

数据中心里GPU数量多，功耗和机箱空间都受限。HBM把内存搬进封装体、搬上硅中介层，本质上是把「存储靠近算力」做到极致。谁能在同体积下塞进更多带宽，谁就能让AI服务器跑更大的模型——这就是HBM从边缘技术变成算力标配的产业逻辑。

3. HBM演进路线：从HBM1到HBM3E，每一代改的到底是频率还是结构

3.1 四代关键参数：堆叠层数、传输速率与容量如何同步爬升

HBM不是新概念，它的演进路径非常清晰。2014年，某芯片设计商A与韩系存储原厂甲厂共同推出HBM1，4层die堆叠，带宽128GB/s、容量4GB，作为同期GDDR5的竞品。2016年HBM2发布，2018年正式推出，主流规格从4层扩展到8层，带宽翻到256GB/s，传输速率2.4Gbps，容量8GB。HBM2E于2018年发布、2020年落地，传输速率升到3.6Gbps，容量16GB。HBM3于2020年发布、2022年正式推出，堆叠层数和管理通道数都进一步增加，传输速率达到6.4Gbps，带宽最高819GB/s，容量16GB。

逐代看下来，每一代的改进都不是单点提速，而是「更多层 × 更多通道 × 更快单链路」三件事一起做。层数增加是容量和堆叠密度的来源，管理通道数增加是并行访问能力的来源，传输速率提升只是最后一点增量。换句话说，HBM的进化路线始终围绕「并行度」展开，频率只是辅助变量。理解这一点，才能理解为什么HBM升级会直接牵动TSV工艺——因为层数每加一层，TSV数量、对准精度、散热和翘曲控制的难度都上一个台阶。

3.2 HBM3E的份量：8Gbps、24GB与2024量产节点

HBM3E是HBM3的增强版，传输速率拉到8Gbps，容量做到24GB，比HBM3的16GB提升50%。它搭载于头部GPU厂商N在2023年发布的新一代加速卡H200，为AI服务器提供更快速度和更高容量。从时间线看，H100用的是HBM3/HBM2E，H200切换为HBM3E，单卡显存容量、带宽同时升级，这直接带动AI服务器平均HBM容量从100GB级别向更高水位爬升。

2024年被反复强调为量产分水岭，原因有二。一是甲厂的HBM3E计划于2024年大规模量产，乙厂和丙厂的HBM3E也集中在2024年初进入量产，三家原厂的产能竞赛在2024年第一次正面碰撞。二是需求端的换代斜率极陡：报告测算2024年HBM市场规模增速高达239%，2025年仍有68%的增速。需求是阶跃式上升的，而供给端TSV产线的扩张却需要提前12个月以上规划，这就造成了「需求明朗、产能跟不上」的窗口期。

3.3 从40GB到141GB：AI服务器容量升级的测算逻辑

HBM的市场规模测算逻辑可以拆成一条公式：需求增量 = AI服务器出货量 × 平均单机HBM容量。报告给出的数据链条很清晰。全球AI服务器出货量2022年约85.5万台，2023年预计118.3万台，2024年150.4万台，2025年189.5万台，年复合增速约29%；同期平均HBM容量从40GB依次升到56GB、86.1GB、110.5GB。

仔细看这张表：出货量增速约三成，不算夸张；真正的乘数是「平均HBM容量」——从40GB到110GB，接近三倍增长。单价则在35美元/GB的高位之后逐步回落到25美元/GB，说明这轮增长由「容量」拉动，由「价格」助推，而不是单纯涨价驱动的泡沫。AI服务器在整体服务器中的占比还只有10%左右，渗透率提升叠加单机容量翻倍，两个变量相乘，才是HBM市场从27亿美元冲向150亿美元的真实路径。

4. 供给格局与产能竞赛：三大存储原厂为什么做得出HBM却供不上

4.1 份额差异的本质：良率、先发与客户绑定

HBM供给高度集中，基本是三大存储原厂的游戏。根据市场研究机构测算，2022年甲厂市占率约50%、乙厂约40%、丙厂约10%；2023年甲厂预计53%、乙厂38%、丙厂9%。甲厂能稳定过半，核心原因是「先发」。2014年它与某芯片设计商A联合定义全球首款HBM，之后的每一代HBM都率先量产，TSV堆叠良率的工程经验积累得最久。更关键的是，2023年甲厂率先供应HBM3E并绑定头部GPU厂商N的H200订单，相当于在下一代产品周期开局就锁定了最大客户端。

乙厂份额不低，但主要供应其他云端厂商，错失了与头部GPU新品同步放量的首发窗口。丙厂份额最小，策略是2024年初量产HBM3E追赶。这三家的份额差异，本质不是技术代差，而是「谁先把高堆叠良率跑通」的竞赛。HBM的良率爬坡是典型的经验曲线：每一层堆叠的对准、键合、测试都是多次试错换来的，先发者积累的数据集本身就是壁垒。

4.2 产能瓶颈：TSV是独立产线，不能简单等效于DRAM产能

一个常见误解是：存储原厂扩DRAM产能，HBM产能不就跟着涨吗？事实没那么简单。HBM的产能瓶颈在后道，不在前道。HBM3量产的一个主要来源，是释放HBM2产线转产HBM3——市场研究机构的产能结构图表里明确画出了这个转换过程。转产意味着TSV工艺流程要重新调试，良率要重新爬坡，产线一旦被HBM占满，其他DRAM产品的产能就会被挤占。这种「此消彼长」的排配关系，决定了HBM产量不可能像标准DRAM那样快速响应需求。

更深一层的原因是设备投资周期。TSV产线涉及临时键合/解键合、深硅刻蚀、铜电镀、CMP、背面RDL等一整套专用设备，这些设备不是标准DRAM产线通用的，需要提前下达订单、进场调试、跑通工艺。从设备下单到产能释放，周期往往在一年以上。所以HBM的「供不应求」，卡在TSV封装环节的产出速度，而不只是晶圆厂能不能造出更多DRAM die。

4.3 扩产信号：资本支出持平、TSV投资翻倍的决策逻辑

三大原厂的扩产计划里，最值得玩味的是投资结构。甲厂2024年目标HBM产能翻倍，但全年资本支出规划与2023年基本持平，TSV相关投资却同比增加一倍以上。我一般会这么理解：晶圆产能本身不缺，缺的是TSV前后道设备和封装产能，所以资本支出总量不变、结构向TSV倾斜，就足以支撑HBM产能翻倍。这是「瓶颈在哪、钱就砸向哪」的典型决策。

乙厂的动作为在新封装线追加约7亿美元投资，用于大规模生产HBM；丙厂预计2024年资本支出75至80亿美元，略高于往年，明确主要用于HBM量产。三家不约而同把增量资本支出投向封装环节，从侧面印证了供给瓶颈从DRAM晶圆转移到后道封装。CoWoS和TSV相关的封测厂商、设备厂商、材料厂商因此拿到结构性增量——这是整份报告里「核心工艺变化带来供给端增量」这句话的落脚点。

5. 核心工艺避坑：TSV与CoWoS的良率死穴，从电镀到翘曲怎么排查

5.1 CoWoS：GPU和HBM为什么必须共享一块硅中介层

CoWoS是HBM与GPU集成的核心封装方案。它的全称是Chip-on-Wafer-on-Substrate，分两步理解：第一步CoW，把GPU die和若干HBM堆叠体一起放在硅中介层（silicon interposer）上，完成芯片到晶圆级别的封装；第二步oS，把做好的CoW模块再连接到封装基板上。硅中介层本身带有TSV和RDL重布线层，作用是把GPU和HBM之间的互连长度缩到最短、I/O密度做到最高。

为什么必须用CoWoS？因为HBM的1024bit位宽如果走传统引线键合或PCB走线，信号完整性根本无法保证。硅中介层上做的是芯片级微距互连，数据通道可以做得极宽，A100、GH200等算力芯片都采用了这条封装路线。对供应链而言，CoWoS产能是AI芯片出货量的前置条件——HBM必须和GPU绑定封装出货，CoWoS产能紧张，HBM出货量再大也变不成整卡。

CoWoS与TSV的工艺价值量可以拆成一张表：

从价值量分布看，临时键合/解键合和铜电镀是两大核心，这两道工序恰恰也是最容易出问题的环节。理解这个拆解，后面看良率问题就有抓手。

5.2 TSV流程全景：十道工序里每一道都可能翻车

TSV制造是一个完整的流程链，环环相扣。第一步是硬掩膜CVD加光刻开孔，定义TSV的位置和尺寸；第二步刻蚀衬底，用深反应离子刻蚀在硅上打出深孔，深径比高，侧壁要陡直，否则后续填铜会出问题；第三步做绝缘层CVD和铜阻挡层PVD，防止铜向硅衬底扩散；第四步铜电镀填充深孔，要求无空洞、无缝隙；第五步CMP把表面多余的铜磨平，露出焊盘。

这还只是正面。晶圆减薄是后半段的挑战：先把正面临时键合到载板上，再从背面减薄硅衬底，直到TSV铜柱从背面露出来，最后做背面RDL布线，把TSV信号引到μbumps的位置。整个流程中，每一道工序都牵动最终良率。报告里那张TSV工艺价值量拆解图，恰好把这道流程的九个主要环节按价值量排了序，临时键合/解键合和铜电镀高居前列——这两道工序的工艺窗口窄、参数敏感，是良率爬坡最慢的地方。

5.3 避坑清单：HBM工艺中最需要盯的五个失控点

• 现象1：TSV电阻偏高或开路，测试时电性能不合格。原因：铜电镀填充不充分，深孔内部形成空洞，高深径比下电镀液交换困难。解决：改用脉冲电镀，优化添加剂浓度和电流密度，填充前确认绝缘层和阻挡层无针孔。
• 现象2：晶圆减薄后翘曲严重，后续光刻和键合对不准。原因：TSV铜与硅衬底的热膨胀系数差异大，减薄后残余应力失去平衡。解决：优化临时键合胶的黏弹性，控制减薄速率，必要时做应力补偿层。
• 现象3：多层堆叠时μbumps对准偏差累积，层间连接偏移。原因：每一层die的翘曲方向不一致，堆叠时误差逐层叠加。解决：在高精度键合机上做翘曲预补偿，键合前逐层测量翘曲量。
• 现象4：12层堆叠中某一层失效，导致整颗HBM报废。原因：HBM层间互相依赖，任何一层的TSV或存储单元失效都会拖累整体。解决：采用已知良好die（KGD）策略，堆叠前逐层测试筛选。
• 现象5：HBM2产线转产HBM3，标注产能很高但良率爬坡缓慢。原因：TSV流程参数差异大，转产后前几个月良率往往不达预期。解决：按设备实际利用率和良率曲线估算供给，不要按设计产能测算。

这五条是HBM工艺血泪经验里最常见的问题。看HBM供给不能只看产能数字，良率爬坡的节奏往往比产能规划更能决定真实出货量。

6. 设计取舍：HBM的边界与国产替代的机会窗口

6.1 为什么不把die做大一点：3D堆叠的良率经济学

一个值得追问的问题：既然要大容量，为什么不直接做一颗大面积的DRAM die，而要费劲叠12层？答案在良率。芯片良率随面积增大指数级下降，一颗超大die的任何一处缺陷都会导致整颗报废；而3D堆叠用「小die多层组合」替代「大die单层」，每一层die面积小、良率独立，坏一层只废一层，结合已知良好die筛选，整体良率反而可控。HBM选择堆叠，本质是存储容量在二维平面受限之后，用第三维换空间的工程最优解。

6.2 价值量转移：TSV与CoWoS带来的产业链增量

三大原厂垄断HBM主芯片，但CoWoS与TSV工艺放量，把增量价值量扩散到了封测、设备、材料环节。封测端拿到先进封装订单；设备端受益于刻蚀、PVD、CVD、电镀、CMP等TSV专用设备需求；材料端的临时键合胶、电镀液、抛光液、前驱体、封装材料也在跟着放量。国产替代的逻辑不是直接替代原厂HBM，而是从材料和设备验证切入，先过可靠性测试，再谈份额。

6.3 我的复盘习惯：拿到这类报告先拆三个数字

我从很久以前就养成一个习惯：拿到任何一份景气度报告，先做三步数字勾稽。第一步，确认需求公式——AI服务器出货量 × 平均HBM容量，算出需求增量；第二步，看单价趋势，区分这轮增长是靠容量还是靠价格；第三步，倒查供给——不只查产能规划，还要查TSV投资占比，因为那才是真瓶颈。遇到HBM这种结构复杂、环节长的赛道，特别要把「工艺变化」和「产能瓶颈」拆开看，而不是只看一个需求增速。从那以后，我每次分析这类资源都会强制走一遍这个流程，先拆数字再谈逻辑，血泪经验换来的习惯，希望帮到你。

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