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简介：面向嵌入式硬件工程师、物联网终端开发者及以太网入门学习者的W5500设计资料包，聚焦集成全硬件TCP/IP协议栈的10/100Mbps以太网控制器，从电路理解、原理图对照到板级实现形成完整参考，适合网络模块选型、课程实验与项目二次开发。包内共16个文件，以Altium Designer工程为组织主线，包含SchDoc原理图、PcbDoc印制板、SchLib符号库与PcbLib封装库，并附PDF参考电路和PNG截图，压缩包约2.64MB。已有1052人学习下载，在实际项目与教学中具备一定参考价值。内容涉及SPI主机接口、外部时钟、电源滤波、QFN48焊盘、RJ45连接及以太网差分走线等要点，读者可据此核对W5500与PHY、网络变压器的连接关系，理解8个独立Socket及TCP/UDP/IP/ICMP/ARP硬件协议栈的外围配置，借鉴分层布局、抗干扰和散热处理，并复用整理好的符号与封装模型，减少建库、比对焊盘和排查基础网络电路问题的时间。

1. 拿到 W5500 硬件资料包先别急着投板：这颗以太网控制器的板子难在哪

以太网接口在嵌入式项目里往往是最后才被认真对待的部分：软件把 socket 调通、ping 通了，就以为万事大吉，等到小批量出货才发现 link 灯时亮时不亮、百兆口只能协商到十兆、连续跑四小时开始丢包。W5500 这类把 TCP/IP 硬件化的以太网控制器，价值就在于把协议栈从 MCU 里搬走，主控只留一根 SPI，软件侧确实轻了——代价是整个链路的成败被压到原理图和 PCB 上：差分对、变压器、晶振、地平面，任何一处走偏，寄存器读得再对也救不回来。

这份资料包给的是原理图、PCB 文件和封装库三件套，正好对应“能不能一次投板点亮”的三道关卡。下面按我拆包核对的顺序写，从网络逐个对到布局参数，再落到封装库自查和板子回来后的逐级验板。

2. 原理图逐网核对：把 W5500 的六个功能域拆成可验证的清单

拿到原理图不要从左上角顺着看到右下角，那样看完只记得“画得挺整齐”。W5500 是 48 脚 LQFP 封装，引脚按功能切成六块更好核对：SPI 数字侧、以太网模拟侧（TXP/TXN/RXP/RXN）、电源与地（3.3V 主供、1.8V 内部稳压输出、AGND）、时钟（25MHz 晶体）、配置引脚（RSVD）、状态与复位（LED、RST、INT）。每一块的检查重点完全不同，混在一起看必定漏项。

我的习惯是先打印一份原理图，拿荧光笔把六块圈出来，然后按“供电 → 时钟 → 复位 → SPI → 以太网 → 指示灯”的次序过一遍。顺序不能反：供电和时钟不对，后面所有测量都没有意义。

2.1 SPI 侧：三根数据线之外的四个隐形引脚

大部分人核 SPI 只核 SCLK、MOSI、MISO、SCS 四根，实际让板子起不来的往往是另外几根。SCS 必须有上拉，10kΩ 就够，作用是主机复位期间或上电初始化时把片选钉在高电平，防止悬空的 CS 被噪声拉低后芯片误以为收到一帧命令。INT 是低有效中断输出，同样建议 10kΩ 上拉到 3.3V，即使你的固件用轮询不用中断，也把上拉留着，以后改中断不用飞线。

RST 单独说。W5500 的复位是低有效，手册要求低电平保持时间不小于 500µs，我一般让固件拉低 2ms 再释放，留够余量。硬件上 RST 脚串一个 10kΩ 上拉、对地并一个 100nF，这个 RC 让上电瞬间自然产生一段低电平，省掉一颗复位芯片。注意这个 100nF 不要贪大，曾经有版子用了 1µF，上电复位沿太缓，芯片在阈值附近抖了半天，表现是十块板里有两块第一次上电读不到 ID，重新插拔又好了——典型的复位不干净。

SPI 模式要写进原理图注释里。W5500 支持 SPI 模式 0（CPOL=0, CPHA=0）和模式 3（CPOL=1, CPHA=1），两种都能用，我一般选模式 0，因为多数 MCU 的硬件 SPI 默认就是它。原理图上标注清楚，能省掉软件同事半天试错。

还有一处容易忽略：如果 SPI 总线挂了多个从机，MISO 在 SCS 无效时是高阻态，必须给 MISO 加 10kΩ 下拉（或上拉，取决于总线空闲电平约定），否则主机读到的可能是浮空电平。单从机系统可以省，但既然要出资料包，加上不亏。

SPI 走线本身在原理图阶段能做的有限，主要是串阻位置：SCLK 和 MOSI 各串 22Ω 到 33Ω，靠近主机端放，作用是压住边沿过冲。等长要求不严，SPI 不是同步总线采样，几十 mil 的偏差无所谓，这条别被吓到。

2.2 以太网侧：差分对、中心抽头与一体化 RJ45 的接法

以太网模拟侧是整个原理图里最不能“凭感觉”的部分。TXP/TXN 是一对，RXP/RXN 是一对，两对都是 100Ω 差分阻抗，从芯片出来先到变压器，再到 RJ45。这里第一个坑是变压器选型：必须用 1:1 匝比、支持 10/100Base-T 的型号，匝比错了信号幅度直接不对，表现是能 link 但误码率高，跑 ping 通、跑大包就掉。

一体化 RJ45 座（内置变压器那种）省地方，但引脚定义各家不完全一样，必须对着座子的规格书一个脚一个脚对，不能照抄别处的网络标号。座子通常把 TX 侧中心抽头引成 TCT，RX 侧引成 RCT，这两个脚怎么接决定了共模抑制好不好。

参考设计的做法是：TX 侧中心抽头接 3.3V，并且在抽头附近放一颗 100nF 到地，这颗电容是给差分驱动器的偏置电流提供回路的，不能省；RX 侧中心抽头经 100nF 对地。不同版本的参考图在端接电阻上会有差异，有的在 TX 侧串 49.9Ω，有的把端接做在座子内部，这部分以你手上这版原理图对应的手册参考电路为准，别把两版混着抄。

Bob Smith 端接别忘：座子里没用到的线对，每对通过 75Ω 电阻汇总到一个节点，再经一颗 1000pF/2kV 电容到机壳地。这颗电容耐压要够，它是共模浪涌的泄放路径，用普通 50V 瓷片电容迟早出事。

机壳地和数字地怎么处理，原理图阶段就要定：我一般用电容加电阻并联单点连接（1000pF 并联 1MΩ），或者干脆留一个 0Ω 电阻位，调试阶段先用 0Ω 短接，EMC 测试不过再换成电容电阻组合。留位置比事后割铜皮舒服得多。

2.3 供电树与 1.8V 输出：最容易省错的两个电容

W5500 是 3.3V 单电源供电，但内部有一个 1.8V 稳压器，1.8V 会从专门的引脚输出，供内部数字核心使用。这个引脚必须外接电容，按手册推荐是 10µF 加 100nF，而且 10µF 要用低 ESR 的陶瓷电容，别拿电解电容凑数。曾经见过一版设计把这个脚当“NC”处理，芯片能跑，但温度和丢包率都不正常，属于典型的血泪经验。

3.3V 主供的去耦按每个电源脚一颗 100nF 铺开，另外在芯片电源入口放一颗 10µF。模拟电源如果有单独引脚（AVDD），经一颗磁珠从数字 3.3V 隔离过来，磁珠后面再加 100nF 加 1µF，磁珠选 100MHz 下 600Ω 左右的，别选直流电阻大的型号，否则压降会让你莫名其妙少 0.2V。

电流预算要算。百兆满速收发时整颗芯片的工作电流在 130mA 量级，加上 LED 和外围，LDO 至少要给到 300mA 的余量，别用 150mA 的小 LDO 硬扛。LDO 的压差也要看，输入 5V 降到 3.3V、电流 200mA，功耗 0.34W，SOT-23 封装会烫手，换 SOT-89 或者加铜箔散热。

还有一个细节：3.3V 的上电斜率。如果 3.3V 爬升太慢（比如大电容导致几十毫秒），芯片可能在电压不足时就开始工作，内部状态机卡住。稳妥做法是让 RST 的 RC 时间常数大于电源爬升时间，或者干脆用 MCU 的 GPIO 控制复位，固件里等电源稳定后再释放。

2.4 RSVD 与配置引脚：一颗电阻决定批产良率

W5500 有一个 RSVD 引脚，需要经一颗高精度电阻对地。手册给的阻值是 12.4kΩ、精度 1%，这个电阻决定内部偏置电流，用 5% 精度的碳膜电阻，常温下也许看不出来，高低温循环或者批次差异就会暴露：有的板子 link 正常，有的板子插上网线半天协商不上。

我一般在这个位置用 1% 薄膜电阻，并且在 BOM 备注里写死“不可替代”。原理图上给这颗电阻单独标一个醒目的位号，PCB 上把它放在芯片引脚旁边 3mm 以内，走线短、不绕。

LED 引脚也要看一眼。W5500 的 LED 输出是灌电流还是拉电流、默认极性是什么，决定了 LED 是接 3.3V 还是接地。接反了不烧，就是不亮，但调试时会让你怀疑半天芯片是不是没工作。原理图上把 LED 的限流电阻标清楚，1kΩ 到 2.2kΩ 之间，看亮度需求。

3. PCB 落地：差分阻抗、晶振禁布与地平面分割的具体数值

原理图对了只完成一半，以太网这块板子的成败有六成在布局布线上。这一章给的是我实际投板时会写进设计规则里的数值，不是“尽量短”“注意隔离”这种正确但没用的废话。

3.1 叠层与 100Ω 差分的目标线宽

四层板是最低配置：顶层信号、第二层完整地、第三层电源、底层信号。别用两层板做百兆以太网，地平面不完整，共模电流没地方回，EMC 必挂。

差分阻抗 100Ω 怎么落地，取决于叠层。以常见的 1.6mm 板厚、FR4 材质为例，顶层微带到第二层地的介质厚度如果是 0.2mm，100Ω 差分大致落在“线宽 0.3mm、间距 0.2mm”这个区间；如果介质是 0.15mm，线宽要收窄到 0.25mm 左右。这里的关键不是记住数字，而是把你实际叠层的介质厚度、铜厚、Er 值填进阻抗计算工具跑一遍，让板厂按你给的线宽间距去控阻抗。

差分对内等长我给 ±5mil，这个要求不算严，但必须做。等长要在靠近芯片和靠近变压器两端都对齐，不要只在一端绕蛇形。蛇形节距不要小于 3 倍线宽，不然自身耦合会破坏差分特性。

两对差分之间不需要严格等长，但间距要拉开，至少 3 倍线宽，中间用地过孔隔开。TX 和 RX 不要平行走长距离，实在避不开就垂直交叉。

差分对上不允许有任何跨分割。这句话要写进设计规则里强制执行：换层时旁边 2mm 内必须有一颗地过孔做回流，换层过孔要对称放，不能一对线只换一个孔。

3.2 晶振与模拟区的隔离带

25MHz 晶体要贴着芯片放，走线长度控制在 5mm 以内，两根线尽量等长，下方所有层挖空，不铺铜不走线。负载电容按晶体的 CL 值算：两个电容串联值加 3~5pF 的寄生电容等于 CL，比如 CL=10pF 就用两颗 15pF 左右。别照抄别人板子的 22pF，晶体型号不同 CL 就不同，起振裕量差的板子冬天会不起振。

晶振周围做一圈包地，包地过孔间距 3mm，晶体外壳如果有接地脚就焊到地上。晶振下面不要走任何信号线，尤其是 SPI 的 SCLK，那是周期信号，耦合进振荡回路会让时钟抖动变大。

模拟区指的是 TXP/TXN/RXP/RXN 和变压器之间这一段。这一段下方必须完整地平面，不允许出现电源平面切口。变压器下方的地可以做挖空处理——注意是“可以”，取决于你的 EMC 策略；如果做隔离，就把变压器初次级之间的隔离带在所有层都挖空，宽度至少 2mm，隔离带内不打过孔不铺铜。

RJ45 座子到变压器这段如果是一体化座子就没有，如果是分体式，这段走线也要按 100Ω 差分控。座子金属壳到机壳地的连接，用两颗螺丝加弹簧片压紧，比焊一根线可靠。

3.3 回流路径与过孔缝合

地平面完整这四个字，实际做起来最容易被自己破坏。常见的破坏方式有三种：差分对换层时没打回流地孔；地平面被电源走线切出一道缝，差分对恰好跨在缝上；板边没做地过孔缝合，边缘辐射大。

第一种好办，换层孔旁边 2mm 内加地孔，这个靠设计规则检查能兜住。第二种要在地平面层用“分割前先想清楚回流”的思路：如果非要在第二层走电源，就把电源走线贴边、走窄，别横穿差分对下方。第三种我在板边四周按 3~5mm 间距打一圈地过孔，RJ45 附近加密到 2mm。

过孔缝合的间距和频率有关，百兆以太网的信号主要能量在 125MHz 以下，对应板上波长大概 1.2m，λ/20 是 60mm，理论上很宽松。但实际打 3~5mm 是因为要压住共模和边缘场，不是为了信号本身。这个钱不能省，板厂不会因为多几十个孔加价。

另一个容易翻车的地方是 RJ45 座子下面的地。座子下方如果是数字地，网线插拔时的共模浪涌会直接灌进数字地，轻则复位重则打坏芯片。我的做法是座子下方单独一块“接口地”，通过前述的电容电阻单点连到数字地，变压器隔离带把两块地彻底分开。

4. 封装库自查：焊盘尺寸、丝印与 3D 的三重比对

资料包里带的封装库是这份资源最实用的部分之一，但“带库”不等于“能用”。我见过太多项目栽在封装上：焊盘短了 0.2mm，回流后引脚虚焊，产线全检能过、老化两小时就掉。所以封装库拿到手第一件事不是拖进工程，是对着手册机械图逐个核。

4.1 从手册机械图倒推焊盘

W5500 是 48 脚 LQFP，本体 7mm×7mm，引脚间距 0.5mm，引脚宽 0.17~0.27mm，引脚长 0.45~0.75mm。焊盘怎么定，按 IPC 的标称公式：焊盘宽度取引脚标称宽加 0.05~0.1mm，焊盘长度取“引脚长 + 趾部外延 0.3~0.5mm + 跟部外延 0.2~0.3mm”。

落到具体数字上，我一般用下面这组，投过几版都没出问题：

引脚间距 0.5mm 的器件，焊盘宽度超过 0.32mm 就连锡，低于 0.28mm 就虚焊，这中间的窗口很窄。所以拿到别人的库，第一件事是量焊盘宽度，第二件事是量焊盘中心距——有些库是用“引脚数 × 间距”估出来的，累计误差到第 48 脚能差 0.1mm，贴片机识别得到、回流时就是连桥。

4.2 阻焊、钢网与丝印的细节

阻焊开窗单边放大 0.05mm 是常规值，但如果你的板厂阻焊对位精度一般，可以放到 0.06mm，代价是连锡风险略升。0.5mm 间距下我倾向保守，用 0.05mm。

钢网开窗面积比要算：开窗面积除以孔壁面积，大于 0.66 才能保证锡膏释放率。0.3mm×1.5mm 的开窗配 0.12mm 钢网，面积比大概 0.7，过得去。如果钢网做不到 0.12mm，就得把开窗往内缩，别硬用 0.15mm 的钢网。

丝印不要压焊盘，这是老生常谈但总有人犯。1 脚标记要清晰，LQFP 的 1 脚在左上角，丝印画一个圆点或者切角都行，关键是别和焊盘重叠，否则贴片机视觉对位会误判。器件外框丝印和本体之间留 0.15mm 间隙，太贴了回流后丝印会糊。

4.3 符号、封装、引脚编号三方对齐

这一条是纯管理动作，但漏了会出大事。原理图符号的引脚编号必须和封装焊盘编号一一对应，第 1 脚对第 1 脚，第 48 脚对第 48 脚，中间不能有“跳号”。有些库为了画图方便把电源脚合并，看着清爽，导网表时就会少连接。

我的检查方法是导出一份网表，对着封装库的引脚列表逐个数，同时看三个特殊引脚有没有连上：1.8V 输出脚、RSVD 脚、AGND 脚。这三个是最容易被符号库做成“隐藏引脚”或者干脆漏掉的。

3D 模型也要看一眼方向。方向反了不影响生产，但结构同事做干涉检查时会骂人，而且装配图会画错。花两分钟转一圈，值得。

做完这三步，把封装库另存一份到自己的库里，改个名字加日期后缀。下次项目直接调用，不用再核一遍——这是把一次性工作量变成资产的做法。

5. 避坑清单：这块板子最容易翻车的五个地方

前面讲的是“怎么做对”，这一章讲“哪里会错”。下面五条都是我在实际板子上遇到或者帮人查过的，按现象、原因、解决三段写，对着排查能省不少时间。

5.1 硬件侧的三条

现象一：上电后读 VERSIONR 寄存器，返回 0x00 或 0xFF。

原因通常不在 SPI 时序，而在复位或者供电。0xFF 一般是 MISO 悬空，说明芯片根本没驱动总线，优先查 3.3V 有没有到位、1.8V 引脚电容有没有焊、RST 是不是一直被拉低。0x00 更常见于复位没完成就发了命令，芯片内部还在初始化。

解决：示波器抓 RST 上升沿和第一条 SCLK 的时间差，确保复位释放后至少等 1ms 再通信；万用表量 1.8V 引脚，正常应该在 1.75~1.85V 之间，量不到就是内部稳压器没工作，先查这颗脚的电容有没有虚焊。

现象二：link 灯亮，但 ping 不通，或者能 ping 通但丢包严重。

先别怀疑软件。这种情况八成是差分对或者变压器的问题。顺序查：差分对有没有跨分割、变压器中心抽头的电容焊没焊、Bob Smith 端接的 75Ω 和 1000pF 有没有漏贴。中心抽头电容漏贴的表现特别典型：link 能建立，小包勉强过，大包必丢。

解决：拿万用表二极管档量 TXP 和 TXN 对地，两边的阻抗应该接近；再量中心抽头对 3.3V 是否导通。如果都正常，用示波器差分探头看波形幅度，正常峰峰值在 1V 左右，明显偏小就是驱动侧的问题。

现象三：只能协商到 10M，或者协商上百兆后大量 CRC 错误。

百兆对阻抗和端接更敏感，十兆能过百兆不过，基本可以判定是信号完整性问题。常见原因：差分线宽间距没按阻抗算、差分对走了长距离的过孔换层没打回流孔、RJ45 到变压器的走线太长。

解决：先看 PCB，把差分对的走线截图量一遍线宽间距，再用 TDR 或者让板厂提供阻抗测试报告。如果是换层问题，在换层孔旁边补地孔，飞线验证一下能不能改善。

5.2 软件与批产的两条

现象四：连续跑几小时后丢包，芯片发烫。

先看散热。3.3V 供电、LDO 压差大的板子，LDO 本身发热会传导给芯片。再看向软件：socket 缓冲区配置不合理，频繁重传会让芯片一直满负荷。

解决：摸一下芯片表面温度，超过 60℃ 就要处理，加大铜箔或者换 LDO。软件侧把 socket 的收发缓存按实际流量重新分配，别八个 socket 全开 2KB。

现象五：实验室十块板全好，产线两百块里有十几块不启动。

批产问题和实验室问题的差别就在公差。最常见的是 RSVD 电阻用了 5% 精度、或者 1.8V 电容用了低规格的。另一个高发点是 SPI 上拉电阻漏贴——贴片厂按 BOM 备料，BOM 里没有就不会贴。

解决：把 RSVD 电阻、SPI 上拉、1.8V 电容写进首件检验清单，逐块用万用表量。这一条听着笨，但真能拦住 90% 的批产异常。

6. 打样回来怎么验：从上电到 ping 通的逐级排查法

板子回来别急着焊完所有器件再上电。我的顺序是：先只焊电源部分，量完电压再焊芯片，焊完芯片先量静态电流，正常在几十毫安量级，明显偏大或者为零都别继续。

上电后第一件事量 1.8V，第二件事看晶振。示波器探头用 10× 档，测晶振引脚会引入几 pF 电容，可能导致不起振，所以更好的办法是测芯片的时钟输出脚，或者干脆读寄存器——能读通就说明时钟没问题。这一步别用万用表频率档，测不准。

SPI 通了之后，读版本寄存器做一次最小闭环验证：

import spidev import time spi = spidev.SpiDev() spi.open(0, 0) # 总线 0，片选 0，按实际接线改 spi.max_speed_hz = 20_000_000 # 先用 20MHz 试，通了再往上加 spi.mode = 0 # W5500 支持 mode 0 和 mode 3 BSB_COMMON = 0x00 # 通用寄存器块 def w5500_read(addr, bsb, n): """读 n 字节。控制字节 bit7=1 表示读，bit6:5 是块选择""" ctrl = 0x80 | (bsb << 5) frame = [(addr >> 8) & 0xFF, addr & 0xFF, ctrl] + [0x00] * n r = spi.xfer2(frame) return r[3:] # 前 3 字节是命令头，数据从第 4 字节开始 # VERSIONR 偏移 0x0039，正常应读回 0x04 ver = w5500_read(0x0039, BSB_COMMON, 1) print("VERSIONR = 0x%02X" % ver[0]) # PHYCFGR 偏移 0x002E，bit0 为 1 表示 link up phy = w5500_read(0x002E, BSB_COMMON, 1) print("PHYCFGR = 0x%02X, link = %d" % (phy[0], phy[0] & 0x01))

这段代码的价值在于它把硬件问题切成两段：VERSIONR 读回 0x04，说明供电、复位、时钟、SPI 四件事全对，剩下的问题一定在以太网侧；读不回，就不用往下查网口了。PHYCFGR 的 bit0 是链路状态，插上网线后应该变 1，不变就说明变压器或者 RJ45 那段有问题。

参数上有三个地方可以调：max_speed_hz从 20MHz 起步，杜邦线飞线连接时别超过 10MHz，板对板排线可以上到 40MHz；mode如果 0 不通就换 3，两种芯片都支持，但主机侧配置错了就是读不出数据；块选择位决定读的是通用寄存器还是 socket 寄存器，读 socket 相关寄存器时 BSB 要换成 0x01。

顺序上我一般按“VERSIONR → PHYCFGR → 配 IP → ping → 大包吞吐”走，每一级通过了再进下一级。ping 通之后用 iperf 或者简单的打流工具跑十分钟，看有没有丢包和重传。这一步能暴露前面所有布局上的隐患——实验室 ping 一百个包全通、打流十分钟掉 3% 的板子，我见过不止一块。

从那以后我每次投板前都会把这三件事强制走一遍：差分对的阻抗参数截图存档、封装库的焊盘尺寸逐个量、RSVD 和 1.8V 这两个引脚在原理图上用红框标出来。多花的这半小时，比板子回来飞线两星期划算太多。希望帮到你。

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