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简介：《STM32G474 FDCAN应用笔记》是一份面向嵌入式开发工程师、汽车电子与工业通信学习者的技术文档，聚焦STM32G4系列FDCAN外设的入门与查阅，帮助读者理解CAN-FD协议并解决传统CAN带宽不足、配置不清等问题。压缩包仅含1个PDF文件，约554KB，篇幅紧凑，便于随查随用。内容从CAN-FD协议概述展开，对比CAN 2.0的帧架构、数据长度代码、CRC校验与比特率切换机制，说明单帧最多64字节负载及数据阶段提速带来的优势；同时梳理STM32G0/G4/H7/L5及MP1系列中FDCAN的实现，介绍外设模式与关键特性。已有698人学习，适合需要快速建立CAN-FD知识框架、对照芯片外设配置与协议细节的初中级开发者参考。

1. 从 CAN 2.0 迁到 CAN-FD：先把三个数算清楚

一个四节点的控制器局域网要提速，团队第一反应都是上 CAN FD。我最初也这么想，直到把 STM32G474 FDCAN 应用笔记里那张 DLC 编码表摊开算了一遍，才发现结论和直觉相反：把每帧 8 字节扩到 64 字节带来的收益，远没有“8 倍”那么好看，真正把差距拉开的是仲裁段与数据段分开跑的两个比特率。围绕 STM32G474 上的 FDCAN 外设，下面把迁移前该算的三笔账（帧开销、消息 RAM 预算、收发缓冲余量）、两份对照表（帧架构差异、DLC 编码）以及收发两条路径的寄存器级落地写清楚。手上是 G0/G4/H7/L5 这类带 FDCAN 的器件、正犹豫要不要动老工程，或者已经动了一半发现 RAM 分配对不上，这篇能省你几轮返工。

2. CAN-FD 与 CAN 2.0 的帧架构对比：真正要改的只有四个位

先说结论：CAN-FD 不是在 CAN 2.0 后面加字节，而是在控制场里插了三个位、把 RTR 换成了 RRS、把 CRC 加长。迁移时代码层面要重写的部分，基本都围绕这四处展开，其余位序原封不动。理解这一点，后面配滤波器、算 RAM 才不会乱。

2.1 RTR 让位给 RRS：远程帧没了，这是最容易翻车的地方

CAN 2.0 在 11 位标识符后紧跟 RTR 位，显性表示数据帧、隐性表示远程帧，很多老架构靠远程帧做“请求—应答”轮询：主机发一个 ID、不带宽数据，从机收到后回填数据。CAN-FD 只支持数据帧，这个位置改成固定发显性的 RRS（预留位），远程帧机制直接消失。

这意味着任何依赖远程帧的代码在迁移时必须重构成发布/订阅模型——从机周期上报，或者主机发一条带宽数据的命令帧、从机用另一个 ID 回。我见过不止一个项目在这里卡了两天，因为现象很迷惑：总线上能看到帧，但接收端滤波器一直不匹配，其实是发送端压根没发出远程帧，只是把 RTR 位当普通控制位写了。

IDE 位位置和语义没变，仍然区分 11 位基本格式和 29 位扩展格式；扩展格式只是把 18 位附加 ID 接在 IDE 之后，帧结构其余部分完全一致。

2.2 控制场多出三个位：EDL、BRS、ESI 各自管什么

控制场在标识符之后依次是 EDL、r0、BRS、ESI、DLC，其中后三个是 CAN-FD 新增的概念位：

• EDL（扩展数据长度）：隐性表示这是一个 CAN-FD 帧，显性则退回 CAN 2.0 帧（此时该位叫 R0）。这一位是 FD 帧的“身份证”，也是最容易被下游设备误判的地方。
• BRS（比特率切换）：隐性表示数据段切换到更高的比特率，显性表示全程用仲裁比特率。换句话说，BRS 决定了这条帧到底跑不跑双速率。
• ESI（错误状态指示）：隐性表示发送节点处于错误被动状态，显性表示错误主动。它让接收方能提前知道对端健康状况，不用等错误计数器溢出。

还有一处容易忽略的细节：EDL 为隐性时，紧接着的 r0 位在 CAN-FD 帧中固定发显性（称为 r1），保留给后续协议扩展；配置时不能随手把这两位凑成一个值写进去。

2.3 DLC 编码表：4 位装 64 字节的取巧

DLC 字段在两种协议里位置和长度完全相同（4 位），但编码规则从第 9 个值开始分叉。CAN 2.0 的 DLC 9 到 15 一律按 8 字节处理，属于“预留但按 8 算”；CAN-FD 则用这几个值表示 12、16、20、24、32、48、64 字节。

这张表的坑在于：载荷长度不是线性的。写代码做长度换算时如果按dlc = len / 4之类的公式硬算，DLC 9 会被算成 9 字节，实际是 12 字节，接收端按 12 字节解析就会读到垃圾。稳妥做法是建一张 16 项的查表数组，双向都查表，别做算术。

2.4 CRC 与位填充：长帧反而更难被漏检

CAN 2.0 用 15 位 CRC，且 CRC 计算不覆盖填充位。CAN-FD 把 CRC 拉长到 17 位（载荷 ≤16 字节）或 21 位（载荷 >16 字节），更关键的是 CRC 计算把位填充也纳进去了——填充位由发送端插入，如果不参与校验，攻击者或者干扰就能通过操纵填充位制造未检出错误。这条改进让长帧在恶劣电磁环境下的残余错误率反而低于短帧，是 CAN-FD 敢往 64 字节走的底气。

比特率方面的对照很直接：CAN 2.0 帧比特率上限 1 Mbit/s；CAN-FD 仲裁段上限 1 Mbit/s、数据段上限 8 Mbit/s，且必须满足“数据段比特率是仲裁段的整数倍”这一约束，因为收发器延迟补偿和时钟校准单元是按这个前提做的。

2.5 迁移判断：三根线决定要不要切

我一般按这三根线判，任何一根不满足就先别切：

第一根，单帧有效载荷。如果业务里超过一半的周期帧载荷在 9 字节以上，CAN-FD 值得切——省下的不只是字节数，还有每帧约 30 到 40 位的固定头开销和解包次数。反过来，如果网络上跑的多是 1 到 2 字节的命令帧和状态位，CAN-FD 帧头反而更长（EDL/BRS/ESI 多三位，CRC 多两位到六位），带宽账算下来是负的，这种情况下老实留在 CAN 2.0 更划算。

第二根，节点同质性。CAN-FD 节点能收发 CAN 2.0 帧，兼容性没问题；但纯 CAN 2.0 控制器遇到 EDL 为隐性的帧会判定格式错误并发错误帧，整条总线都受影响。所以混合网络里 FD 帧只能在 FD 节点之间发，或者全网统一用 FD 帧格式但把 BRS 关掉（全程单速率）。这一条如果不提前和硬件方对齐，路测时会出现“拔掉某个老节点就正常、插上就随机报错”的玄学现象。

第三根，工具链。CAN 分析仪、记录仪、上位机驱动必须支持 FD 帧和双比特率采样。老款分析仪接上去会显示一堆错误帧，然后你会误以为是自己的配置有问题，白查半天。

3. FDCAN 消息 RAM 分配：2560 字怎么切才不打架

FDCAN 外设的行为，八成问题都能追溯到消息 RAM 的分配上。这块 RAM 是 10 KB、即 2560 个 32 位字，所有 FDCAN 实例共享，滤波器、接收缓冲、发送缓冲、触发存储全从这里划。配置阶段用户自己写起始偏移和元素个数，硬件不帮你查重叠——算错了不会报错，只会在跑起来之后收到莫名其妙的报文。

3.1 四个区和它们各自的预算上限

按应用笔记的划分，这块 RAM 从低地址往高地址依次是四段：

元素在各区内是连续排列的，区的起始位置由寄存器里的 13 位偏移字段指定，单位是字。硬件不检查各区是否越界或重叠，所以“所有区元素之和 ≤ 2560 且相邻区首尾相接”这条约束得自己保证。

3.2 元素大小公式：两个字头，数据段至少两个字

每个元素（不管是接收还是发送）都由“两个字的消息头 + 若干字的数据”组成。头里放标识符、DLC、控制位（ESI/XTD/RTR/BRS/FDF）以及收发专用位字段；数据段按 4 字节一字打包。

元素字数 = 2（头） + max(2, ceil(载荷字节 / 4))

那个max(2, ...)是重点：载荷在 0 到 8 字节范围内时，数据段固定占两个字，不做压缩。所以 1 字节的帧和 8 字节的帧占用完全一样。代入公式得到的对照如下：

这一列数字直接决定了后面所有预算。很多人第一次配 64 字节 Rx FIFO 时按“64 × 16 字”估算，少算了两字头，最后两个元素写到了隔壁 Tx 缓冲区的地盘上，现象是发送缓冲莫名被改写。

/* 返回一个消息 RAM 元素占用的 32 位字数 */ static uint32_t fdcan_elem_words(uint32_t payload_bytes) { uint32_t data_words = (payload_bytes + 3u) / 4u; /* 向上取整到 4 字节 */ if (data_words < 2u) { data_words = 2u; /* 0~8 字节固定占 2 字 */ } return 2u + data_words; /* 2 字消息头 + 数据段 */ }

这个函数要作为整个工程的唯一口径：算 Rx FIFO 元素、算 Rx 缓冲区、算 Tx 缓冲区、算事件 FIFO 全调它。事件 FIFO 元素是固定的 2 字，不走这个公式，别混用。

3.3 一个把 2560 字刚好用满的实配算例

应用笔记里给了一个挺有代表性的配置：32 条 8 字节发送消息走专用 Tx 缓冲区、128 个 11 位滤波器、64 条 64 字节消息走专用 Rx 缓冲区、64 条 64 字节消息走 Rx FIFO 0。逐项算：

• 11 位滤波器：128 × 1 = 128 字，起始偏移 0
• Rx FIFO 0：64 × 18 = 1152 字，起始偏移 128
• 专用 Rx 缓冲区：64 × 18 = 1152 字，起始偏移 1280
• 专用 Tx 缓冲区：32 × 4 = 128 字，起始偏移 2432

合计 2560 字，末尾正好落在 2560。这四个偏移值（0、128、1280、2432）我建议直接抄进头文件当宏，别让谁在初始化函数里现算——现算的结果就是某天有人把 FIFO 深度从 64 改成 32，忘了同步改后面的起始偏移。

#include <assert.h> #include <stdint.h> #define FDCAN_RAM_WORDS 2560u /* 10 KB / 4 */ typedef struct { uint32_t sidf_off; /* 11 位滤波器区起始字偏移 */ uint32_t rx_fifo0_off; uint32_t rx_buf_off; uint32_t tx_buf_off; uint32_t total; /* 用掉的字总数，必须 <= 2560 */ } fdcan_ram_layout_t; static fdcan_ram_layout_t layout_build(uint32_t std_flt_num, uint32_t fifo0_num, uint32_t fifo0_bytes, uint32_t rxbuf_num, uint32_t rxbuf_bytes, uint32_t txbuf_num, uint32_t txbuf_bytes) { fdcan_ram_layout_t L = {0}; uint32_t off = 0; L.sidf_off = off; off += std_flt_num * 1u; /* 标准滤波器 1 字/个 */ L.rx_fifo0_off = off; off += fifo0_num * fdcan_elem_words(fifo0_bytes); L.rx_buf_off = off; off += rxbuf_num * fdcan_elem_words(rxbuf_bytes); L.tx_buf_off = off; off += txbuf_num * fdcan_elem_words(txbuf_bytes); L.total = off; assert(L.total <= FDCAN_RAM_WORDS); /* 超了就当场炸，别等跑起来再猜 */ return L; }

assert那行别删。调试版里它是最后一道防线，发行版里编译器会自动去掉，零成本。

3.4 多实例共享同一块 RAM：偏移是相对的

多数 FDCAN 器件不止一个 CAN 实例，两个实例共用这 2560 字。典型分法是按 2/3 与 1/3 切：实例 0 拿前面 2/3，实例 1 的起始偏移写成“实例 0 的起始偏移 + 实例 0 的大小”，然后实例 1 内部的滤波器、FIFO、缓冲区偏移全部以这个新基准往上加。

这里有个认知偏差要纠正：寄存器里的FLSSA、F0SA、RBSA、TBSA、EFSA这些字段填的都是相对消息 RAM 基址的字偏移，不是绝对地址。多实例场景下每个实例看到的是同一块 RAM，只是起点不同。如果两个实例的偏移区间有交叠，硬件不会拦你，会直接互踩。

3.5 配置完成后的初始状态

分配好的地址区间在上电配置后会被硬件清零。这一条听起来无关紧要，但调试时有用：如果你在某个缓冲区里读到了全零报文而不是期望的数据，说明那个区压根没被写过，多半是滤波器没匹配上或者发送请求没发出去，而不是数据被破坏。把这条当判据，排查时能少走一圈。

4. 收发两条路径落地：滤波器、Rx 缓冲与 Tx 三选一

RAM 划好了只是把地基打完，真正决定这块芯片好不好用的是三件事：滤波器怎么排、接收走 FIFO 还是专用缓冲区、发送走哪种机制。这三件事选错了，代码能跑，但 CPU 占用和丢帧率会出卖你。

4.1 滤波器不是“配置”而是“排序”：首个匹配即停止

FDCAN 的标准滤波器元素是一个 32 位字，拆成四个字段：

• SFT[31:30]：滤波器类型，00 范围滤波、01 双 ID 滤波、10 传统位屏蔽滤波
• SFEC[29:27]：匹配后的动作，001 存 FIFO 0、010 存 FIFO 1、011 拒绝、111 存专用 Rx 缓冲区
• SFID1[26:16]：11 位标准 ID 1
• SFID2[15:0]：11 位标准 ID 2，或缓冲区索引

关键机制在于：硬件从元素 0 开始顺序遍历，第一个匹配的元素处停止，后面的元素不再评估。这意味着滤波器列表的顺序就是优先级，不是随便排的。把“拒绝”类滤波器放在前面，它后面的所有规则都会被它挡住。

应用笔记里给的例子很能说明问题，我把它整理成一张可对照的表：

第三行那个SFID2 = 0x04是缓冲区索引而不是 ID，且 SFEC 配成 111 时 SFT 字段被忽略——这两个细节坑过不少人，因为填错了不报错，只是消息进错了地方。

第四行的位屏蔽滤波值得单独说：掩码 0x7CF 的二进制是111 1100 1111，其中为 1 的位要求接收 ID 必须一致，为 0 的位不关心。配合基础 ID 0x700（111 0000 0000），实际放行的是111 00XX 0000这一组。全 1 掩码意味着精确匹配，全 0 掩码意味着全放行，这两个极端值在调试时特别好用。

#define SFT_RANGE 0u #define SFT_DUAL 1u #define SFT_MASK 2u #define SFEC_RX_FIFO0 1u #define SFEC_RX_FIFO1 2u #define SFEC_REJECT 3u #define SFEC_RX_BUFFER 7u /* 拼装一个标准滤波器元素（32 位） */ static uint32_t std_filter_word(uint32_t sft, uint32_t sfec, uint32_t id1, uint32_t id2) { uint32_t w = 0; w |= (sft & 0x3u) << 30; /* [31:30] 滤波器类型 */ w |= (sfec & 0x7u) << 27; /* [29:27] 匹配后动作 */ w |= (id1 & 0x7FFu) << 16; /* [26:16] ID1；缓冲区模式下为 ID */ w |= (id2 & 0xFFFFu); /* [15:0] ID2；缓冲区模式下低 6 位为索引 */ return w; } /* 上表四行的写法，按顺序写进 RAM 即可 */ static void filters_build(uint32_t *dst) { dst[0] = std_filter_word(SFT_RANGE, SFEC_REJECT, 0x16u, 0x20u); dst[1] = std_filter_word(SFT_DUAL, SFEC_RX_FIFO1, 0x15u, 0x120u); dst[2] = std_filter_word(0u, SFEC_RX_BUFFER, 0x130u, 0x04u); dst[3] = std_filter_word(SFT_MASK, SFEC_RX_FIFO0, 0x700u, 0x7CFu); }

filters_build里的数组下标就是匹配优先级，改动顺序等于改动过滤逻辑，别当成可随意排序的配置项。

4.2 Rx FIFO：两种满模式，读完整了必须应答

两个 Rx FIFO 各能放最多 64 个元素，元素大小由FDCAN_RXESC对应的字段单独配置，起始地址和元素个数分别写在FDCAN_RXF0C/FDCAN_RXF1C里。

满之后的处理有两种模式，选错就是一个隐蔽的丢帧源：

• 拦截模式（默认）：FIFO 满了之后新来的元素直接丢弃，直到 CPU 读走一个腾出空位。适合“每条消息都不能丢”的场合，代价是极端情况下丢的是最新的数据。
• 覆盖模式：新元素覆盖 FIFO 中最早的元素，放入索引和获取索引各加一。适合“永远要最新状态”的场合，比如周期上报的传感器值。

CPU 读取的步骤是固定的三步：读状态寄存器拿到获取索引，按公式算地址，读元素。地址公式如下：

元素地址 = RAM 基址 + FnSA（区起始偏移） + FnGI（获取索引） × 元素字数

读完一批之后必须应答，往FDCAN_RXF1A写入本次读走的最后一个元素的缓冲区索引。不应答的话，硬件认为这些槽位还被占着，那段空间不会回收——现象就是 FIFO 明明读空了却很快又“满”，因为使用率计数没降下去。

4.3 专用 Rx 缓冲区：NDAT 位不清，缓冲区就一直锁着

专用 Rx 缓冲区的设计目标很明确：某个 ID 的消息永远落进固定的槽位，CPU 直接按索引取，不用算 FIFO 索引。最多 64 个，每个槽位存一个元素，大小由FDCAN_RXESC里的RBDS字段配置，起始偏移写在FDCAN_RXBC.RBSA。

它和 FIFO 最大的区别在锁存机制：新元素写入时，FDCAN_IR的DRX位置位，同时FDCAN_NDAT1/NDAT2中对应位置位。位一旦置起，这个槽位就被锁定，新来的同索引消息会被丢弃，且相应滤波器不匹配。CPU 读完必须手动把NDAT1/2中的对应位清零，槽位才解锁。

这条规则我踩过：调试时用一个 ID 连续发同一条报文，只收到了第一帧，后面全部静默。当时以为是滤波器问题，查了半天才想起 NDAT 没清。现在的习惯是在接收中断里读元素、清 NDAT、置标志三步连着写，中间不留空隙。

还有个尺寸上的关系容易忽略：滤波器要引用索引 60 的缓冲区，就必须至少配置 61 个缓冲区。少配了不报错，只是那条规则永远不生效。反过来说，如果只用到索引 3，就别配 64 个——每个 64 字节缓冲占 18 字，多配 60 个就是白烧 1080 字。

4.4 发送侧三选一：按“谁决定顺序”来挑

发送机制有三种，但有个硬约束：Tx FIFO 和 Tx 队列不能同时用，只能二选一，专用 Tx 缓冲区可以和其中任意一种共存。选择标准其实只有一个问题——发送顺序由谁决定。

专用 Tx 缓冲区最多 32 个，每个绑定一条消息，通过FDCAN_TXBC.NTDB配置数量。请求发送时写FDCAN_TXBAR对应位，硬件在总线上按标识符仲裁，ID 小的先发。如果多个专用缓冲区配了相同 ID，先请求的那个先发。适合固定几条高优先级报文、要求绝对确定时延的场合。

Tx FIFO由FDCAN_TXBC.TFQM = 0选中，严格按写入顺序发送，与标识符优先级无关。空闲槽位数看FDCAN_TXFQS.TFFL，下一个可写槽位的地址按TBSA + TFQPI × 元素字数算。适合“顺序比优先级重要”的场合，比如连续传输的分片数据。

Tx 队列由TFQM = 1选中，结构上和 FIFO 共用同一块区，但取出时按标识符优先级挑，ID 最小的先走。适合事件型报文混杂、希望紧急事件插队的场合。

三者的取舍可以压成一句话：要确定性时延用专用缓冲区，要严格顺序用 FIFO，要优先级抢占用队列。混着用的结果通常是发送顺序和预期不一致，然后在总线上抓包对着时间戳怀疑人生。

4.5 Tx 事件 FIFO：只有置了 EFC 位才记录

发出去就完事的思路在调试阶段很危险，因为你不知道这帧到底什么时候上的总线。Tx 事件 FIFO 就是干这个的：成功发送后，把信息 ID 和本地时间戳写进事件元素，最多 32 个，起始偏移写在FDCAN_TXEFC.EFSA。

两个使用要点：事件只在对应 Tx 缓冲区元素的EFC位等于 1 时才记录，没置位就不会有事件；FIFO 满了之后新事件直接丢弃，不会覆盖旧事件。所以要么开个水印中断提前处理，要么在发送完成中断里及时读走并往FDCAN_TXEFA.EFAI写入最后读到的索引做应答。事件 FIFO 溢出这个坑很安静——丢的是事件，报文本身照发不误，你只会觉得“时间戳怎么断断续续的”。

5. 常见问题排查：FDCAN 通不起来先看这五条

调试 FDCAN 最耗时间的不是写配置，而是现象和原因之间隔着一层。下面五条是这几年反复遇到的，按现象、原因、解决三段记，能省不少抓包时间。

5.1 接收方向的三条

第一条：滤波器明明写了，消息就是不进来。

现象：发送端抓包能看到帧，接收端计数器不动，也没有错误帧。

原因：滤波器是首个匹配即停止，前面某条“拒绝”或范围滤波器先命中了。典型写法是把拒绝规则放元素 0、接受规则放后面，结果所有 ID 都被元素 0 拦掉。

解决：按“最特殊在前、最宽泛在后”重排滤波器列表，把精确 ID 和双 ID 规则放前面，位屏蔽和范围规则放后面。改完对着表把每条的 SFT/SFEC 逐字段核一遍，特别是 SFEC 为 111 时 SFID2 填的是索引不是 ID。

第二条：跑一阵之后接收突然停了，复位就好。

现象：上电正常，运行几分钟后不再进接收中断，重启恢复。

原因：Rx FIFO 满了没应答，或者工作模式是拦截模式但应用没及时读。使用率计数只增不减，很快就顶到 64。

解决：先确认读完之后有没有往FnA写最后读到的索引做应答；再看业务节奏，如果确实来不及读，把 FIFO 切到覆盖模式，用“丢旧保新”换连续性。同时把 FIFO 深度按峰值流量重算一遍，64 个元素不一定够。

第三条：专用接收缓冲区只收到第一帧。

现象：同一个 ID 周期发送，只收到第一帧，之后该缓冲区永久静默。

原因：FDCAN_NDAT1/2中的对应位没清零，缓冲区处于锁定状态，后续消息被丢弃且滤波器判定不匹配。

解决：接收处理函数里读完元素立刻写 1 清对应 NDAT 位。这一步和读数据放在同一个临界区里，别拆开，否则中断重入时又会漏。

5.2 发送与 RAM 方向的两条

第四条：发送缓冲区内容被莫名改写，或者收到的报文长度不对。

现象：某个区的数据周期性变成另一条报文的内容；或者 DLC 显示 12 字节，读出来一堆零。

原因：消息 RAM 各区起始偏移配错导致重叠，或者元素大小按“载荷/4 + 2”算了但没处理 0 到 8 字节的取整规则。DLC 那半句则是查表没查对，DLC 9 被当成 9 字节。

解决：把第 3 章那个fdcan_elem_words作为唯一口径，所有区的大小都调它；布局计算后加断言检查总和不超过 2560；DLC 与字节数之间一律查 16 项表，不做算术换算。

第五条：Tx 事件 FIFO 里的事件断断续续。

现象：发送正常，但事件 FIFO 读出来的时间戳有明显缺口。

原因：事件 FIFO 满了之后新事件被丢弃，或者对应 Tx 缓冲区元素的 EFC 位没置 1。

解决：确认每个要追踪的 Tx 缓冲区都置了 EFC；开事件 FIFO 水印中断，在接近满之前读走并写TXEFA.EFAI应答。如果只是调试期临时用，把深度配到 32 顶满也能缓解，但别当长期方案。

5.3 现场排查的固定顺序

接上分析仪之后我按这个顺序看，能砍掉大半无效排查：先看总线上有没有帧、帧格式是 CAN 2.0 还是 FD（看 EDL 位）；再看 BRS 位是否和数据段实际比特率一致；再看接收端的滤波器匹配计数；最后才动代码。顺序反了的话，很容易在软件配置里绕很久，而问题其实在物理层或者对端节点。

6. 把配置固化成一张表：FDCAN 上线前我必走的四步

聊到最后，落到一个具体做法上：把消息 RAM 布局固化成一张表，写进头文件，谁都不许在初始化函数里现算偏移。这张表长这样：

表定下来之后，配置代码只做一件事——把表里的数字填进对应寄存器字段。改深度的时候先改表、再重算、再断言，顺序不能反。

围绕这张表，我上线前必走四步：

第一步，最小可跑。只开一个 FDCAN 实例，配 1 个滤波器、Rx FIFO 0 深度 2、载荷 8 字节，两条报文收发通了再往下加。别一上来就把 128 个滤波器和 64 个缓冲区全配齐，出了错根本分不清是哪一区的锅。

第二步，逐区加量。每次只把一个区的元素数翻倍，跑通再动下一个。哪一步开始丢帧，问题就在那一步动的区里。

第三步，边界压测。把 Rx FIFO 灌满，看是拦截还是覆盖；把两个实例的偏移都配上，确认没有交叠；用相同 ID 配两个专用 Tx 缓冲区，确认先请求的先发。

第四步，抓包对时间戳。开 Tx 事件 FIFO，把发出的帧和事件里的时间戳对齐，确认事件 FIFO 没有溢出。

/* 上线前自检：把所有区的大小加起来，超预算就编译期报错 */ #define LAYOUT_STD_FLT 128u #define LAYOUT_FIFO0 64u #define LAYOUT_RXBUF 64u #define LAYOUT_TXBUF 32u #define LAYOUT_TOTAL (LAYOUT_STD_FLT * 1u \ + LAYOUT_FIFO0 * (2u + 16u) \ + LAYOUT_RXBUF * (2u + 16u) \ + LAYOUT_TXBUF * (2u + 2u)) /* 8 字节载荷 → 4 字 */ typedef char fdcan_layout_must_fit[(LAYOUT_TOTAL <= 2560u) ? 1 : -1];

最后那个typedef是编译期断言的老写法，LAYOUT_TOTAL超过 2560 直接编译不过。比运行期断言更早暴露，也更难被绕过。代价是改了常量就得重新编译，但这恰恰是我想要的效果。

回过头看，我在 FDCAN 上最贵的一次返工，不是因为协议没吃透，而是因为一开始就想着“先把功能跑起来，参数回头再理”。结果参数散在七八个初始化函数里，改一个漏三个，最后靠着一张手画的 RAM 地图才把问题揪出来。从那以后我每次碰共享 RAM 的外设，都强制先画这张表、先把偏移写死成宏、先加编译期断言，然后再写一行业务代码。这套习惯烦是烦了点，但确实让后面每一次改动都变得可预期。希望帮到你。

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