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简介：本资源是面向电子信息工程、通信工程、电气类等工科专业应届生的面试真题精编资料，聚焦模拟电路、数字电路、信号与系统等核心课程的高频考点与实战问答，助力求职者高效应对技术面与笔试环节。文档为单个Word文件（.doc），体积精简仅102KB，内容结构清晰，涵盖基尔霍夫定律、平板电容公式、三极管特性、反馈类型与设计、运放与差分电路分析、频率补偿方法、卡诺图化简、CMOS逻辑设计、时序分析（建立/保持时间、关键路径）、触发器与锁存器对比等50道典型面试题及要点解析，每题均标注企业来源（如华为、威盛、仕兰微电子等），兼具权威性与实操参考价值。目前已有1705人学习下载，适合考前突击梳理知识脉络、查漏补缺关键概念、训练技术表达逻辑的中高级求职者。

1. 电子信息类面试题大全：不是刷题手册，而是你技术简历的“压力测试仪”

你有没有过这种经历：投了十几份电子类岗位的简历，终于收到一面通知，结果一进会议室，面试官没问项目、没聊实习，直接甩出一道题——“请画出CMOS反相器的晶体管级电路，并解释为什么P管要比N管宽？”
你脑子瞬间空白，手心冒汗，明明课本上背过、实验课搭过，可那一刻像被抽走了所有上下文。不是不会，是“卡在了调用知识的接口上”。

这份《电子信息工程、通信工程、电气类等专业面试将会遇到试题大全》，本质上不是一本“题库”，而是一套真实工业场景对本科生知识肌肉记忆的体检报告。它不考冷门偏题，95%以上题目来自仕兰微电子、华为、威盛、Infineon等一线企业的历年笔试/面试现场——这些题不是为了刁难你，而是用最短时间判断：你的知识是不是“活”的？能不能从公式跳到版图，从电路图联想到时序违例，从负反馈理论立刻反应出运放振荡风险？

比如，“基尔霍夫定律”四个字，教科书写的是“电流代数和为零”，但面试官真正想听的，是你指着电路图说：“这个节点连着三路信号，其中一路是ADC参考电压源，如果PCB走线电感没处理好，KCL看似成立，实际高频下会因寄生电感导致共模噪声窜入，这就是为什么我们做电源完整性仿真时，要把KCL约束嵌入SPICE模型。”——这才是“能干活”的信号。

它覆盖模拟电路、数字电路、IC设计流程、信号与系统、DSP、单片机六大模块，但绝非知识点罗列。每一道题背后，都藏着一个工程师每天要面对的真实决策点：选什么工艺节点？怎么平衡功耗和速度？为什么这里必须用同步复位？为什么这个滤波器不能用IIR？——搞懂这些题，不是为了“答对”，而是把散落的知识点，焊接到一张有温度、有负载、有故障率的工程认知网上。

所以别把它当考前突击材料。它更像一份“能力地图”：你卡在哪一题，就暴露了哪一块知识没真正长进你的肌肉里；你秒答哪一类题，就说明哪部分能力已内化成直觉。接下来，我们就一层层拆开这张地图的底层逻辑。

2. 模拟电路题：为什么“会算”不等于“会设计”？从基尔霍夫到运放补偿的思维断层

模拟电路是电子类面试的“第一道高压线”。它不像数字电路有明确的0/1边界，而是充满连续变量、寄生参数和微妙的稳定性陷阱。面试官抛出一道题，表面考公式，实则在探测你是否经历过真实设计中的“玄学时刻”——比如明明理论增益是100倍，实测却自激振荡；或者示波器上看到的波形毛刺，和你纸上推导的完美正弦差了十万八千里。

2.1 基尔霍夫定律：电荷守恒与能量守恒的“物理直觉”比公式更重要

提示：面试中若只背“ΣI=0，ΣU=0”，大概率会被追问“那在高频PCB上，KCL还严格成立吗？”

基尔霍夫电流定律（KCL）本质是电荷守恒：流入节点的电荷量必须等于流出量。但关键在于——这个“节点”在现实中是什么？
教科书画个黑点，可实际电路里，一个过孔、一段微带线、甚至芯片封装引脚的焊盘，都是物理节点。当信号频率升到百MHz，导线电感不可忽略，电荷在导线中运动需要时间，此时“同一时刻流入=流出”在微观尺度上已不成立。真正的KCL必须升级为电报方程（Telegrapher’s Equations），考虑分布电容和电感。

举个血泪经验：某高校学生设计一个10MHz有源滤波器，按KCL算完所有电阻电容值，焊接后发现输出严重失真。查了一周才发现，运放反馈路径上的PCB走线长达8cm，其分布电感在10MHz下感抗已达几十欧姆，相当于在反馈回路里串了一个隐形电阻，彻底破坏了KCL假设的“理想节点”。最后解决方案不是改参数，而是把反馈线缩短到1cm以内，并加地平面屏蔽。

基尔霍夫电压定律（KVL）同理。它说回路电压代数和为零，前提是“无变化的磁场穿过回路”。但开关电源的功率电感、DC-DC转换器的快速di/dt环路，会在周围产生剧烈变化的磁场。此时KVL失效，必须引入法拉第电磁感应定律：∮E·dl = -dΦ/dt。这也是为什么LDO芯片的输入电容必须紧贴VIN引脚——不是为了“滤波”，而是为了最小化di/dt环路面积，从而压制这个“破坏KVL的元凶”。

# 用Python快速估算PCB走线电感（单位：nH） def pcb_trace_inductance(length_mm, width_mm, height_mm): """ 简化公式：L ≈ 0.002 * length * ln(4*length / (width + height)) 来源：IPC-2251标准近似 """ import math L_nH = 0.002 * length_mm * math.log(4 * length_mm / (width_mm + height_mm)) return L_nH # 示例：一条8mm长、0.2mm宽、0.035mm厚的走线 L = pcb_trace_inductance(8, 0.2, 0.035) # 输出约 8.2 nH print(f"走线电感: {L:.1f} nH") # 在10MHz下感抗 XL = 2πfL ≈ 0.5 Ω —— 已不可忽略！

这段代码不是让你面试时敲，而是提醒：所有“理想”公式都有它的物理疆界。面试官问KCL/KVL，真正在意的是你脑子里有没有这道“疆界线”。

2.2 负反馈：四种拓扑不是分类游戏，而是解决不同“病灶”的处方

面试常问：“列举负反馈种类及优点”。但如果你只答“电压串联、电流并联…能稳定增益”，就错过了核心。负反馈的本质，是用牺牲增益为代价，换取对特定电路缺陷的精准治疗。

看一道真题（仕兰微电子）：“描述反馈电路概念，列举应用”。高手回答会这样展开：

“反馈就是把输出‘掰’一部分回来，和输入‘比一比’，再把差值放大。但‘掰哪部分’和‘怎么比’决定了它治什么病。比如我们做心电图采集，电极拾取的信号只有mV级，内阻却高达10MΩ。如果直接接运放，运放输入偏置电流哪怕1pA，也会在10MΩ上产生10mV压降——比心电信号还大！这时必须用电压串联负反馈（同相放大器），因为它把运放输入端‘虚断’特性发挥到极致，输入阻抗轻松做到10^12Ω，让微弱信号毫发无损地进来。”

2.3 运放频率补偿：不是调参数，而是给放大器装“刹车系统”

题目：“放大电路的频率补偿目的是什么？有哪些方法？”
标准答案是“防止自激振荡，方法有密勒补偿、超前补偿…”。但这只是说明书。真实世界里，补偿是在速度、稳定性和功耗之间走钢丝。

所有运放内部都有多个极点（由晶体管结电容、米勒电容等形成）。当环路增益在某个频率降到1（0dB），而此时相位滞后已达180°，就满足振荡条件（巴克豪森准则）。补偿的核心，就是在主极点之后，人为制造一个‘主导极点’，让它提前把增益压到0dB以下，确保到达180°相位点时，增益早已小于1。

密勒补偿（Miller Compensation）最常用：在运放第二级加一个电容C_c。它利用米勒效应，把小电容“放大”成大等效电容，低成本地拖慢次级响应。但代价是：

• 速度牺牲：单位增益带宽GBW = g_m1/2πC_c，C_c越大，GBW越低；
• 功耗隐忧：为维持相同压摆率（Slew Rate），需增大g_m1，意味着更大偏置电流。

所以面试官可能追问：“如果这是一个便携设备的音频运放，供电仅3.3V，你如何权衡？”
答案要点：

1. 先看负载：驱动耳机（32Ω）还是线路输出（10kΩ）？前者需大电流，后者重带宽；
2. 再看信号：语音频带300Hz-3.4kHz，远低于运放GBW，可大胆用大C_c保稳定；
3. 最后看功耗：选轨到轨输入输出（RRIO）运放，降低V_DD裕量，用更小g_m实现所需SR。

这就是为什么“会算GBW”不等于“会选运放”。面试题是钩子，钓出你脑子里有没有真实的工程权衡链条。

3. 数字电路题：从卡诺图到时序分析，为什么“逻辑正确”不等于“电路可靠”？

数字电路面试题常给人错觉：全是0和1，非黑即白，只要逻辑对就万事大吉。但现实是，数字世界的“确定性”完全建立在模拟特性的脆弱平衡之上。一个未处理的亚稳态、一纳秒的建立时间违例、一段未匹配的传输线，都能让完美的Verilog代码在FPGA上变成一堆随机毛刺。面试官用数字题，其实在考你是否理解这层“模拟底座”。

3.1 卡诺图与逻辑化简：不是炫技，而是对抗“毛刺”的第一道防线

题目：“化简 F(A,B,C,D)=Σm(1,3,4,5,10,11,12,13,14,15)”。
你会画卡诺图，圈出质蕴涵项，写出最简与或式。但面试官真正想听的是：这个最简式，在硬件上真的最安全吗？

卡诺图化简追求“乘积项最少、文字数最少”，这是面积和功耗最优。但数字电路有个致命敌人——竞争冒险（Race Hazard）：当输入变量同时变化，不同路径延时不同，导致输出短暂出现不该有的尖峰（毛刺）。而卡诺图的“相邻项合并”，恰恰可能消除掉本该存在的冗余项，这些冗余项在物理电路中，恰是抑制毛刺的“保险丝”。

看一个经典例子：F = A·B + A'·C。当A从1变0，B=1，C=1时，理论上F应保持为1。但若B路径比C路径快，会出现短暂的A'·C未建立、而A·B已消失的窗口，F跌为0——这就是毛刺。解决方案是添加冗余项B·C（即F = A·B + A'·C + B·C），它不改变逻辑功能，却在A翻转期间提供“备用通路”。

所以高手回答化简题会说：

“我先用卡诺图得到最简式F = A'B + AC。但检查发现，当A变化时存在竞争风险。因此我添加冗余项BC，得到F = A'B + AC + BC。虽然多了一个与门，但它消除了关键路径上的毛刺，这对时序关键电路（如状态机的next_state逻辑）至关重要。在ASIC设计中，这步叫‘Hazard Covering’，EDA工具综合时会自动做，但作为设计师，我必须知道它为何存在。”

3.2 时序分析：Setup/Hold Time不是参数，而是芯片的“呼吸节奏”

题目：“时钟周期为T，D1建立时间T1max，组合逻辑最大延时T2max，求D2的建立时间T3约束。”
公式是：T3 ≤ T - T1max - T2max。但死记硬背公式毫无意义。Setup/Hold Time本质是触发器对数据“呼吸节奏”的严苛要求。

想象触发器是一个守门人，时钟上升沿是“开门瞬间”。

• Setup Time（建立时间）：是“客人（数据）必须提前多久站在门口，门才肯开”。提前不够，门开了但客人没站稳，信息丢失；
• Hold Time（保持时间）：是“门关上后，客人还得在门口站多久，门才确认他真进来了”。站不够久，门以为客人没来，又关上了。

而组合逻辑延时T2max，就是“客人从D1出门，走到D2门口，路上花的最长时间”。如果这条路太长（T2max太大），客人就赶不上D2的“开门时间”，造成Setup Violation。

但更隐蔽的陷阱是Hold Violation。它通常由时钟偏斜（Clock Skew）引起：如果D2的时钟比D1的时钟早到（负skew），那么D1刚吐出的数据，还没来得及被D2采样，D2的“门”就提前关了——数据在门口站的时间，短于Hold Time要求。

// Verilog中一个典型的Hold Violation隐患 module sync_fifo ( input clk, input rst_n, input wr_en, input [7:0] wr_data, output reg full ); reg [7:0] fifo_mem [0:255]; reg [7:0] wr_ptr, rd_ptr; // 错误示范：wr_ptr和rd_ptr在同一个时钟域更新，但full标志依赖二者比较 // 如果rd_ptr通过异步FIFO传入，其到达时间不确定，极易导致Hold Violation always @(posedge clk or negedge rst_n) begin if (!rst_n) full <= 0; else if (wr_en) begin fifo_mem[wr_ptr] <= wr_data; wr_ptr <= wr_ptr + 1; // full <= (wr_ptr == rd_ptr + 1); // 危险！rd_ptr可能未稳定 end end endmodule

这段代码的问题不在逻辑，而在时序收敛性。面试官抛出时序题，是在确认：你写代码时，脑子里是否有一张动态的“时间地图”，标着每个信号的延迟、每个触发器的呼吸节拍、每条路径的松弛度（Slack）？

3.3 FPGA vs ASIC：不是选择题，而是对“抽象层级”的认知考试

题目：“FPGA和ASIC的概念及区别”。标准答案是“FPGA可编程，ASIC专用”。但这是十年前的答案。今天的区别，本质是设计者与物理世界交互深度的差异。

所以当面试官问“为什么ASIC功耗更低”，高手不会只答“没有配置开销”，而会说：

“FPGA的查找表（LUT）本质是SRAM存储配置位，每次时钟沿都要刷新，这部分静态功耗在深亚微米工艺下占比极高。而ASIC的逻辑是硬连线，只有翻转时才耗电。更关键的是，ASIC可以做多阈值电压（Multi-Vt）设计：对时序关键路径用低Vt晶体管（速度快但漏电大），对非关键路径用高Vt晶体管（速度慢但漏电小）。FPGA的晶体管Vt是固定的，无法做这种精细功耗整形。”

这就是数字题的深层意图：它不考你会不会用Vivado，而考你是否理解，自己写的每一行Verilog，最终会落在硅片上哪个物理实体上，承受多大的电压、电流、温度应力。

4. 常见误区与易混概念：那些让工程师踩坑十年的“常识陷阱”

电子信息领域充斥着大量“听起来很对，用起来就翻车”的概念。它们往往源于教科书简化、术语翻译偏差或历史沿革。面试中一旦混淆，立刻暴露知识未经实战淬炼。以下是初学者最高频的5个“认知地雷”，每个都配以血泪案例。

4.1 “GND就是0V”？——地不是平面，是阻抗网络

易混点：认为电路板上所有标着GND的点，电位绝对相等，是理想的零电位参考。
为什么混：教科书电路图用单根线连接所有GND，暗示其为理想导体。
怎么区分：

• 物理现实：PCB铜箔有电阻（ρ≈1.7μΩ·cm），1oz铜厚1cm长走线电阻约5mΩ；还有电感（典型值10nH/cm）。当大电流（如1A）流过时，Ohm定律V=IR，1cm走线就有5mV压降；高频下感抗jωL更不可忽视。
• 后果：数字地（DGND）和模拟地（AGND）若直接短接，数字电路的快速边沿（di/dt极大）会在共用地线上产生噪声电压，直接耦合进敏感的模拟前端（如ADC参考源），导致信噪比骤降。
• 正确做法：采用“星型接地”或“分割地平面+单点桥接”，让大电流回路不经过敏感区域。某医疗设备公司曾因DGND/AGND共用一个过孔，导致心电图基线漂移，返工重铺PCB。

4.2 “电容隔直通交”？——它只对“稳态正弦”成立

易混点：认为电容天然阻断DC、只让AC通过，所以常用于级间耦合。
为什么混：教科书用正弦信号分析，得出容抗Xc=1/(2πfC)，f→0时Xc→∞。
怎么区分：

• 物理现实：电容的“隔直”本质是对电压变化率（dv/dt）的响应。其电流i=C·dv/dt。对纯DC（dv/dt=0），i=0，故无电流。但对任何含跳变的信号（如方波、脉冲），dv/dt瞬时极大，电容表现为低阻通路。
• 陷阱：RC高通滤波器对低频正弦衰减，但对方波却可能产生严重失真——因为方波含丰富谐波，电容对各次谐波衰减不同，导致波形畸变（如上升沿变缓、顶部塌陷）。
• 案例：某同学用1μF电容耦合1kHz方波到运放，发现输出波形顶部被削平。原因：1kHz方波的基波可通过，但3次、5次谐波被大幅衰减，失去高频分量后，方波趋近正弦。解决方案：增大C至10μF，或改用直流耦合+电平移位。

4.3 “CMOS功耗为零”？——那是静态功耗，动态功耗才是主角

易混点：认为CMOS电路只有开关时耗电，静态下功耗为零。
为什么混：早期CMOS工艺（如1μm）阈值电压高，亚阈值漏电（Subthreshold Leakage）可忽略。
怎么区分：

• 物理现实：现代深亚微米工艺（28nm以下），晶体管沟道极短，即使Vgs < Vth，电子也能通过量子隧穿或热激发越过势垒，形成亚阈值漏电。其大小随温度指数增长（I_leak∝ e^-Vth/nVT）。
• 数据冲击：在65nm工艺下，一个典型标准单元的静态功耗（漏电）已占总功耗的30%-40%；在28nm下，某些低功耗设计中漏电占比超50%。
• 设计对策：电源门控（Power Gating）——在模块空闲时，用休眠晶体管（Header/ Footer Cell）切断其VDD/VSS，将漏电降至接近零。这正是手机SoC能待机月余的关键。

4.4 “Verilog的always @(*)是万能的”？——它掩盖了组合逻辑的时序本质

易混点：认为always @(*)能自动推断所有敏感信号，写出的组合逻辑一定安全。
为什么混：仿真时功能正确，掩盖了潜在的latch推断和时序问题。
怎么区分：

• 物理现实：always @(*)是编译器自动扫描右侧所有信号生成敏感列表，但它无法感知逻辑意图。若代码中存在分支不全（如if无else），综合工具会推断出锁存器（Latch），而Latch对毛刺极其敏感，是时序灾难之源。
• 致命案例：某FPGA图像处理模块，用always @(*)写像素灰度映射，因遗漏某灰度区间的else分支，综合出Latch。在摄像头高速采集时，Latch捕获到数据线上的毛刺，导致整帧图像随机出现亮斑，调试两周才发现是Latch惹祸。
• 铁律：组合逻辑必须用always @(*)且每个分支必须完整赋值；时序逻辑必须用always @(posedge clk)，且复位必须同步或异步明确声明。

4.5 “波特图看增益裕度就够了”？——相位裕度才是稳定的命门

易混点：认为只要增益在0dB时相位大于-180°（即相位裕度PM>0），系统就稳定。
为什么混：教科书强调PM>45°是“足够稳定”，但未说明其物理根源。
怎么区分：

• 物理现实：相位裕度PM = 180° + φ(G(jω_gc))，其中ω_gc是增益穿越频率（Gain Crossover Frequency）。PM反映的是系统对相位扰动的容忍度。PM过小（如<30°），系统阶跃响应会出现严重过冲和振铃；PM过大（如>70°），响应则过于迟钝。
• 设计陷阱：为提升带宽而盲目增大运放GBW，可能使次级极点逼近ω_gc，导致PM骤降。某同学设计一个1MHz带宽的跨阻放大器，选GBW=10MHz运放，结果输出持续振荡。用示波器看环路响应，发现PM仅15°。解决方案：不是换更高GBW运放，而是加一个零点（Zero）补偿，提前抬升相位。
• 一句话：增益裕度（GM）告诉你“还能放大多少倍才振荡”，相位裕度（PM）告诉你“还能多延迟多久才振荡”。在运放设计中，PM是更关键的稳定性指标。

5. IC设计与信号处理题：从版图到傅里叶，为什么“懂理论”不等于“能落地”？

IC设计和信号处理是电子信息类面试的“高阶考场”。这里不再考单一知识点，而是检验你能否把数学公式、物理原理、工艺限制、工具链操作，拧成一股能驱动硅片运转的力量。一道题，往往横跨《半导体物理》《数字信号处理》《VLSI设计》三门课，而面试官只给你五分钟。

5.1 CMOS反相器版图：P管为什么比N管宽？这不是比例，是载流子迁移率的战争

题目：“为什么标准CMOS反相器中P管宽长比大于N管？”
标准答案：“因为PMOS载流子（空穴）迁移率约为NMOS（电子）的1/2~1/3，为获得相近的导通电阻，需增大PMOS的W/L。”
但这只是起点。面试官期待听到的是：这个比例如何影响整个芯片的性能、功耗和良率。

在0.18μm工艺下，典型电子迁移率μ_n≈400 cm²/V·s，空穴μ_p≈150 cm²/V·s，比值约2.7。因此，为使NMOS与PMOS的导通电阻R_on=1/(μ·C_ox·W/L)相等，需让(W/L)_p≈ 2.7 × (W/L)_n。这就是“P管更宽”的物理根源。

但更深的坑在工艺波动。光刻、刻蚀、离子注入的微小偏差，会导致实际W/L与设计值偏离。由于PMOS本身W就大，其相对误差（ΔW/W）更小，导通电阻更稳定。而NMOS W小，同样ΔW下，相对误差更大，导致阈值电压V_th和R_on离散性更大。因此，设计时P管W/L的“冗余度”，也是为对抗工艺变异留的余量。

更残酷的现实是功耗墙。增大P管W/L虽能平衡上升/下降时间，但也增大了栅极电容C_gate∝W·L。而动态功耗P_dyn=α·C_load·V_dd²·f，C_load包含所有晶体管的栅电容。所以高端处理器中，反相器并非简单1:2.7，而是采用多阈值电压（Multi-Vt）+局部尺寸优化：对时序关键路径用小W/L+低Vt NMOS，对非关键路径用大W/L+高Vt PMOS，全局平衡速度与功耗。

所以，当你在版图工具里拉出一个反相器，你拉的不是线条，而是载流子的迁移率、工艺的变异系数、功耗的预算红线。

5.2 傅里叶变换：从数学工具到ADC采样的“生死线”

题目：“话音频率300~3400Hz，最小采样频率？”
答案是6800Hz（奈奎斯特率）。但这是理论值。真实ADC系统中，采样率选择是一场与混叠（Aliasing）、抗混叠滤波器（Anti-Aliasing Filter）和量化噪声的三方博弈。

奈奎斯特采样定理要求f_s> 2·f_max，但这是针对理想带限信号和理想采样。现实信号总有带外噪声，ADC采样保持电路（SHA）也非理想。若直接用6800Hz采样，3400Hz以上的噪声会“折叠”（Alias）回0~3400Hz带内，污染语音信号。

因此，工业标准（如G.711）采用过采样（Oversampling）+数字滤波：

• 用8kHz采样（f_s=8000Hz），留出600Hz保护带（8000-2×3400）；
• 在ADC前加一个模拟抗混叠滤波器，要求在3400Hz处衰减≥60dB，在4000Hz处衰减≥100dB；
• 后续用数字滤波器（如CIC滤波器）进一步整形。

# Python演示混叠效应 import numpy as np import matplotlib.pyplot as plt # 生成一个4kHz正弦波（高于3.4kHz） fs = 8000 # 采样率8kHz t = np.arange(0, 1, 1/fs) f_signal = 4000 # 信号频率4kHz x = np.sin(2 * np.pi * f_signal * t) # 采样后，根据奈奎斯特，4kHz会混叠到 |4000 - 8000| = 4000Hz? 不对！ # 实际混叠频率 = |f_signal - k * fs|，取最小正值 # k=1时，|4000-8000|=4000Hz，仍在带外；k=0时，4000Hz。 # 但若信号含5kHz成分，|5000-8000|=3000Hz —— 它会落到3kHz语音带内！ # 这就是为何必须用抗混叠滤波器砍掉>4kHz成分。 # 计算频谱 X = np.fft.fft(x) freqs = np.fft.fftfreq(len(X), 1/fs) plt.figure(figsize=(10,4)) plt.plot(freqs[:len(freqs)//2], np.abs(X[:len(X)//2])) plt.title("4kHz信号在8kHz采样下的频谱 - 注意镜像") plt.xlabel("Frequency (Hz)") plt.ylabel("Magnitude") plt.grid(True) plt.show()

这段代码揭示了混叠的视觉真相：采样后的频谱是原频谱的周期延拓。任何高于f_s/2的频率，都会在f_s/2处“镜像”回来。面试中若只答“6800Hz”，说明你只见过教科书；若能说出“8kHz是工业标准，因需留保护带并兼顾滤波器实现难度”，才证明你摸过真实的ADC芯片手册。

5.3 DSP滤波器：IIR与FIR不是选择题，是实时性与精度的终极妥协

题目：“IIR和FIR滤波器的异同”。
标准答案列优缺点。但真实世界里，选IIR还是FIR，取决于你手里握着的是一颗电池，还是一台服务器。

看一个血泪案例：某可穿戴心电监测设备，工程师为节省MCU资源，用IIR二阶巴特沃斯滤波器（40Hz低通）滤除肌电噪声。测试时一切正常。量产时发现，不同批次MCU的浮点运算单元（FPU）舍入误差略有差异，导致IIR反馈系数微小变化，个别设备中极点逼近单位圆，引发低频振荡，心电波形上出现规律性伪迹。最终方案：改用FIR滤波器，虽增加30%计算量，但彻底规避了稳定性风险。

所以，当面试官问“IIR/FIR”，他其实在问：“如果给你一个纽扣电池供电的传感器节点，你会为省几个时钟周期，赌上整个系统的稳定性吗？”

6. 什么时候用这份试题大全？——我的三次“后悔药”经历与一个强制习惯

这份《电子信息类面试题大全》，我绝不是在求职季才打开。

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