企业官网建设流程全解析

简介：这份资料汇集清华大学模拟电子技术与数字电子技术两门课程的期末试卷，面向高校电子类专业学生及考研备考者，用于检验课堂所学、熟悉名校命题风格与查漏补缺。压缩包内共1个doc文档，约30KB，以文字形式完整记录试题内容，便于打印练习与整理笔记。已有1398人学习下载，具备一定的参考热度。从内容看，数电部分覆盖触发器波形分析、RAM字位扩展、移位寄存器串联判断、计数器进制切换、多谐振荡器周期与占空比计算、时序电路状态转换图绘制及建立保持时间分析等典型考点，还涉及ROM数据表、74LS194与CB7520综合应用等进阶题型，并附开放性模块识别题，能帮助读者系统梳理组合逻辑、时序逻辑、存储与可编程器件等知识脉络，适合作为期末冲刺与专题强化的实战材料。

1. 数电期末的一张知识地图：从触发器波形到 CB7520 输出

数字电子技术基础的期末卷，真正拉开差距的从来不是会不会背触发器真值表，而是能不能把「波形—状态—时序—器件」串成一条线。一份完整的数电试卷，题目顺序本身就是一张知识地图：触发器波形打头，判断题扫章节，RAM 做字位扩展，触发器串接判移位寄存器，门电路参数反推，74LS160 改进制，多谐振荡器算周期占空比，时序电路写驱动方程和状态转换图，最后用 74LS194 串 ROM 再串 CB7520 收尾。这套结构覆盖了组合逻辑、时序逻辑、存储器和 A/D 转换四大块，适合正在系统复习数电、准备期末或考研专业课的人拿来当索引，也适合模电数电一起复习时对照查漏。梳理下来会发现，卷面上每一道大题背后都挂着一个模块，模块之间靠「时序」这条暗线连着。

2. 触发器与波形题：同步 RS、主从 JK 的复习重点

2.1 波形题到底在考什么

给定初始 Q=0，根据 CP 和输入画 Q 与 Q 反的波形，这类题看着是画图，实际考三件事：触发器的触发方式、约束条件、以及 CP 信号的特殊形态。同步 RS 触发器在 CP=1 期间门控打开，R、S 直接决定输出，但 R=S=1 是禁止态，画波形时一旦出现这个组合，后面所有波形都失去意义。主从 JK 触发器则是两步走：CP=1 时主触发器接收输入，从触发器保持；CP 下降沿从触发器翻转。最容易翻车的地方是主触发器在 CP=1 期间只翻转一次的特性——J、K 在 CP 高电平期间变化，主触发器可能被多次置位，但从触发器只在下降沿采一次。

提示：题目特意说明「CP 信号与书上一般的题目不同」，通常意味着 CP 不是标准方波，可能带毛刺、占空比异常或上升沿缓慢。画波形前先把 CP 的每个边沿标出来，再逐段判断，不要凭手感连线条。

复习时把四类触发器的触发边沿和约束列成一张表，比反复看课本有效：

2.2 五个触发器判串接：移位寄存器的成立条件

给出主从 JK、D、T'、同步 RS、基本 RS 五个触发器，判断哪些能直接串连构成移位寄存器。判断标准只有一条：触发器必须在 CP 的同一个有效边沿完成「接收前级、更新本级」，且不能有透明传输。主从 JK 在 CP=1 期间主触发器跟随输入，若前级输出在 CP 高电平期间变化，会串进来，所以直接串接有风险；边沿 D 触发器最干净，上升沿采样，天然适合串接；T' 触发器每个时钟都翻转，没有数据输入端口，串起来只是分频链，不是移位寄存器；同步 RS 受 CP 控制但存在约束态；基本 RS 是电平触发，完全没有时钟概念，串接后前级变化立刻传到后级，不能构成同步移位。

这道题的复习价值在于把「触发器能不能串」翻译成「有没有统一的采样边沿」。梳理下来会发现，凡是电平触发或主从结构在 CP 有效期间存在透明窗口的，直接串接都会引入竞争，考试要的就是这个判断。

3. 门电路参数与 RAM 扩展：从「Smile 器件」反推电压参数

3.1 双输入器件的电压关系判断

题目给了一个双输入 A/B、单输出 C 的器件，条件写得很直白：A/B 一个或都小于 1V，则 C 至少为 2.5V；A/B 均大于 2V，C 小于 0.5V。第一问判断 C 与 A/B 的关系，本质是识别这是一个反相逻辑——输入低时输出高，输入高时输出低，中间 1V 到 2V 是未定义过渡区。第二问求 V(OLmax)、V(ILmax)、V(OHmin)、V(IHmin)，考的是把题目给的边界值映射到门电路四个电压参数上。

这里最容易错的是把 V(ILmax) 和 V(IHmax) 搞混。输入低电平上限 V(ILmax) 是「还能被认成低」的最高电压，题目里 1V 就是它；输入高电平下限 V(IHmin) 是「还能被认成高」的最低电压，对应 2V。输出侧同理，C 小于 0.5V 对应 V(OLmax)=0.5V，C 至少 2.5V 对应 V(OHmin)=2.5V。四个参数不是背出来的，是从「什么范围算低、什么范围算高」推出来的。

注意：这类题常把「小于」和「不大于」混着写，V(OLmax) 是输出低电平的最大值，不是最小值。参数名里的 max/min 修饰的是电平方向，不是数值大小，翻车多半翻在这里。

3.2 RAM 字数位数与 74LS136 译码扩展

RAM 题给定额定字数和位数，第一问写存储量，第二问做字扩展和位扩展，第三问用 74LS136 3-8 译码器反推能实现多少存储量。存储量就是字数乘位数，字扩展靠高位地址译码选片，位扩展靠数据线并联、片选共用。第三问的关键是译码器输出能选多少个片选信号：3-8 译码器有 8 个输出，最多选 8 片，每片的容量由题目给定，总存储量就是 8 乘单片容量。如果题目给定位数，还要考虑位扩展后每片贡献的位数。

复习时把扩展逻辑写成一句话：字扩展增加地址空间，位扩展增加数据宽度，译码器只负责字扩展的片选。74LS136 是集电极开路输出的译码器，输出低有效，接片选时要注意是否需要上拉电阻，这个细节在卷面上不一定考，但在实际接线和后续 FPGA 实验里会咬人。

4. 计数器与振荡器：74LS160 改进制和多谐振荡器计算

4.1 M=0 五进制、M=1 七进制的实现思路

用 74LS160 连一个计数器，M=0 时五进制，M=1 时七进制，要求进位输出宽度不小于一个 CLK 周期。74LS160 是同步十进制加法计数器，有异步清零和同步置数。实现任意进制通常两条路：反馈清零和反馈置数。反馈清零靠检测到某个状态后立刻清零，输出会有毛刺，进位宽度难保证；反馈置数在下一个时钟沿加载初值，进位输出更规整。题目要求进位宽度不小于一个 CLK 周期，基本排除了异步清零方案，应该走同步置数：用 M 选择不同的置数值或不同的检测状态。

五进制可以计到 4 后置数回 0，七进制计到 6 后置数回 0。M 信号接入置数数据端或通过门电路改变检测状态，进位输出从 RCO 取，必要时用触发器展宽。画电路时标清输入信号和进位输出信号，RCO 在 9 时输出高电平，改进制后要确认 RCO 出现的时刻是否满足宽度要求。

4.2 多谐振荡器的周期与占空比

给定多谐振荡器画波形并计算周期和占空比，标准 555 多谐振荡器的公式是充电时间加放电时间，占空比是充电时间除以周期。复习时不要只背公式，要会从电路图上认电阻路径：充电经过 R1+R2，放电只经过 R2，所以占空比永远大于 50%，除非在放电回路串二极管。题目若给了具体电阻电容值，代入即可；若给的是门电路构成的多谐振荡器，周期由 RC 和门电路阈值决定，公式不同，要先判断电路类型再动笔。

5. 时序电路分析与 74LS194 串 ROM 串 CB7520

5.1 驱动方程、状态方程、状态转换图的标准流程

给一个含两个 D 触发器和与非门的时序电路，要求写驱动方程、状态方程、输出方程，画状态转换图，再根据 T(pd)、T(cd)、T(setup)、T(hold) 求输入需要的建立保持时间和 CLK 最小周期。这套流程是时序电路分析的标准动作：先从电路图写出每个触发器的 D 端表达式，即驱动方程；把 D 代入触发器特性方程 Q*=D，得到状态方程；输出端表达式单独写输出方程；然后列状态表现推状态转换图。

时序参数那问是整卷的难点。CLK 最小周期由最长路径决定：触发器时钟到输出延迟 T(cd)、组合逻辑延迟 T(pd)、后级触发器的建立时间 T(setup) 三者相加，再考虑时钟偏斜。输入 X 需要的建立时间，是从 X 到达到触发器 D 端所经过的组合逻辑延迟加上 T(setup)；保持时间则要看 X 路径上最短延迟与触发器保持时间的关系。梳理下来会发现，建立时间看最长路径，保持时间看最短路径，这两个方向相反，是时序分析里最容易记反的一对。

CLK 最小周期 >= T(cd) + T(pd,max) + T(setup) + T(skew) 输入建立时间 >= T(pd,X->D) + T(setup) 输入保持时间 <= T(cd,min) + T(pd,min,X->D) - T(hold)

上面三行不是背的，是从「数据必须在采样沿前稳定、采样沿后保持」推出来的。参数含义：T(cd) 是触发器时钟到输出的传播延迟，T(pd,max) 是组合逻辑最大延迟，T(setup) 是后级触发器建立时间，T(skew) 是时钟偏斜。考试给具体数值时逐项代入，别漏掉时钟偏斜项。

5.2 74LS194 工作状态与 ROM 数据表

最后一题用多谐振荡器给 74LS194 提供 CLK，输出接 ROM 的 4 个输入，ROM 的 4 个输出接 CB7520。第一问判断 74LS194 的工作状态，要看模式控制端 S1、S0 的组合：置数、右移、左移、保持。初始状态给定后，结合模式判断它是循环移位还是保持。第二问画状态转换图，把 16 个状态里实际会走到的那些列出来。第三问写 ROM 完整数据表，输入是 74LS194 的 4 位输出，输出由 ROM 内容决定，题目通常给部分数据，要补全。第四问算电路频率，多谐振荡器频率除以 74LS194 状态循环的长度。第五问画 CB7520 输出波形，CB7520 是倒梯形电阻网络 D/A 转换器，输出模拟电压与数字输入成比例，把 ROM 输出按位权展开再乘参考电压即可。

提示：CB7520 的输出是电流型还是电压型、参考电压接法，直接决定波形正负和幅度。画波形前先确认 D/A 的输入位数和位权顺序，MSB 和 LSB 接反是这类题最常见的翻车点。

6. 易漏点与易错点：五条血泪经验

易漏点一：主从 JK 在 CP=1 期间的多次翻转。为什么漏：课本例题大多给标准方波，J、K 在 CP 高电平期间不变，看不出主触发器的透明特性。怎么补：画波形前先标出 CP 高电平区间内 J、K 的每次变化，主触发器只认第一次有效变化，从触发器在下降沿采主触发器当时的状态。

易漏点二：V(ILmax) 与 V(IHmin) 的方向。为什么漏：两个参数名都带 max/min，容易按数值大小记。怎么补：记「输入低的上限、输入高的下限」，低电平不能高过 V(ILmax)，高电平不能低过 V(IHmin)，用一句话锁死方向。

易漏点三：RAM 字扩展与位扩展的片选接法。为什么漏：存储量算对了就以为会了，实际接线时把位扩展的片选也接到译码器上。怎么补：位扩展的芯片共用片选、数据线分开；字扩展的芯片数据线共用、片选分开，画图时先分数据线再连片选。

易漏点四：建立时间看最长路径、保持时间看最短路径。为什么漏：两个时间都跟路径延迟有关，凭直觉会往同一个方向算。怎么补：建立时间约束是数据不能太晚到，取最大延迟；保持时间约束是数据不能太早变，取最小延迟，列式时把 max 和 min 写在路径旁边。

易漏点五：D/A 转换器的位权顺序。为什么漏：ROM 数据表写对了，接 CB7520 时 MSB、LSB 接反，波形整体镜像。怎么补：画最终波形前，把 ROM 输出每一位对应 CB7520 的哪个输入标在图上，按位权从高到低展开。

7. 复习清单：从一张卷子反推查漏补缺的顺序

把这份卷子当复习清单用，顺序比刷题数量重要。先过触发器波形和状态转换图，这是所有时序题的地基；再进门电路参数和 RAM 扩展，这两块是送分题，参数方向记反就全丢；然后攻 74LS160 改进制和多谐振荡器计算，公式不多但电路识别容易错；最后集中练时序参数计算和 74LS194 串 ROM 串 D/A 的综合题，这部分是整卷的压轴，也是区分度所在。

查漏补缺的具体做法：拿一张白纸，不看答案，把第 5 章那道时序电路的驱动方程到 CLK 最小周期完整推一遍，卡在哪一步就回到对应章节。波形题不要只在纸上画，用铅笔标出每个 CP 边沿和输入变化点，画完对照触发器特性表逐段验算。判断题覆盖的 OC 门、三态门、施密特触发器、ROM、FPGA、直接 A/D 转换器这些零散知识点，单独列一张术语表，每个词写一句「它解决什么问题」，比背定义管用。

我自己的习惯是每次复习数电，先把这份卷子的大题顺序默写一遍，再挑其中两道综合题限时重做，做完只检查三件事：触发沿有没有标、参数方向有没有反、位权顺序有没有对。从那以后我每次碰时序题都强制走一遍「标边沿、列方程、验参数」这三步，翻车次数明显少了。希望帮到你。

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