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简介：这份《CPO热潮下的技术思考》是腾讯专家胡胜磊在CPO与高速光互联方向的技术分享PPT，适合关注AI数据中心、光模块、交换芯片与绿色算力基础设施的硬件工程师、架构师及科研人员。内容从双碳背景下电信运营商与数据中心的减排挑战切入，梳理了200G/λ接口的测试验证趋势、软件定义全光交换在HPC和AI集群中的应用价值，并重点剖析CPO的交换设备与芯片间互连场景、封装与可靠性等批量落地难点，同时对比VCSEL直驱、LPO及one half混合架构等替代路线。文档还涉及光模块激光器故障预测的机器学习思路和绿色数据中心能效指标等工程热点，可作为理解CPO产业节奏和技术选型的入门参考。资源为1个PDF文件，压缩包大小约1.49MB，已有164人学习。

1. CPO 热潮背后：算力集群的光互连瓶颈，才是真正的落脚点

胡胜磊这篇《CPO热潮下的技术思考》里没有回避一个问题：CPO 到底是在蹭概念，还是真有可落地的位置。我的看法和材料一致：CPO（Co-Packaged Optics，共封装光学）是算力集群互连功耗走到墙角之后被逼出来的选择。当交换芯片从 25.6T 往 51.2T、102.4T 走，可插拔光模块的电信号在 PCB 上跑得太远，DSP 功耗压不下去，CPO 把光引擎挪到交换芯片旁边，用最短电互连换回功耗和带宽密度。

适合读这份技术思考的人，不只是光模块工程师，还有做系统硬件、封装协同、数据中心资本开支规划的人，因为 CPO 的决策会同时影响主板、散热、测试和运维方式。这篇内容不打算重复概念，而是按我实际做过的系统评估路径走一遍：先从可插拔的痛点说起，再拆 CPO 的封装形态和关键参数，最后落到可复用的预算计算、量产测试和排查经验。

2. 可插拔光模块为什么走到头：聊聊 CPO 要替代的现状

2.1 可插拔模块的功耗墙和信号完整性问题

传统可插拔光模块的架构很好理解：交换 ASIC 放在 PCB 中央，光模块插在面板侧，两者之间隔着封装引脚、一大段 PCB 走线、一个连接器。信号速率从 25G 一路涨到 56G、112G，走线长度并没有缩短，反而是单通道速率越高，铜走线上的趋肤效应和介质损耗越显著。到了 112G 附近再用 PAM4，这条链路的插入损耗已经非常紧张，眼图在进入光模块之前就已经半闭合了。

为了把信号救回来，可插拔模块里普遍塞进一颗 DSP 芯片，负责均衡、时钟恢复和重定时。DSP 不是白干活的，它会额外消耗几瓦功耗。一个 800G 光模块整机功耗能做到十几瓦甚至更高，一台交换机按 32 到 64 个端口算，仅光模块就吃掉几百瓦。这些功耗最终变成机柜里的热量，供电链路、风扇转速和液冷占比都得跟着改，这是推动 CPO 的最直接原因。

信号完整性问题是另一条暗线。高速差分走线经过过孔、连接器和相邻走线，阻抗不连续和串扰会进一步压缩眼图余量。为了压住串扰，需要增加地孔、抬高板卡叠层成本、限制布线密度。越往上做，可插拔方案在系统层面的边际代价越大：不是不能做，是要用更多PCB层数、更大散热器和更高功耗去换最后一点余量。

所以行业开始思考把光往芯片方向挪。CPO 的核心就是把“光模块到交换芯片”这段最脆弱的电互连，从厘米级缩短到封装内毫米级，让信号在劣化之前就完成电到光的转换。要理解 CPO 封装技术优势，先看清可插拔这条路在 51.2T 以上的失速点在哪里。

2.2 共封装光学带来的架构收益与边界条件

CPO 的基本做法是把光引擎——包含调制器、探测器、波导和耦合器——和交换 ASIC 放进同一个封装基板，光引擎与 ASIC 之间通过短距布线或硅中介层相连。原来面板光模块与 ASIC 之间的高速电通道被彻底拿掉，剩下的只是芯片级互连，长度从二十多厘米缩到几毫米，DSP 在很多场景下可以直接省去。

CPO 封装技术优势并不玄学：第一，功耗下降，因为省掉了 DSP 的均衡功耗；第二，时延下降，电信号走短了；第三，带宽密度提高，因为光引擎可以环绕 ASIC 布置，不再受面板螺丝孔、结构件和模块插拔空间的约束。在超大规模 AI 集群里，单台交换机支持的光端口数往往比功耗更重要，CPO 的优势正好打在需求上。

但边界条件也必须讲清楚。激光器对温度极其敏感，ASIC 又是整板最大的热源，两者放在同一个封装里，散热设计变成一场博弈。可插拔模块坏了拔出来就换，CPO 光引擎一旦失效，处理成本远高于换一个模块，所以可维护性设计必须在布板阶段就考虑。成本与良率同样绕不开：封装面积变大，基板或中介层成本上升，耦合对准的亚微米精度要求直接拉低良率。

另一个常被拿来对比的方案是 LPO（线性驱动可插拔光模块），它不去掉可插拔形态，只是把 DSP 拿掉。LPO 改动小、兼容已有面板，但在链路余量和带宽密度上不如 CPO。我的判断是 CPO 不会全面替代可插拔，而是先落在最高速率、功耗最敏感的交换节点上。后面选型时，这两条路可以用同一套链路预算方法去评估。

3. 从系统角度拆 CPO：封装形态、光引擎和交换机芯片怎么协同

3.1 三种主流 CPO 集成方案与选型理由

CPO 业内谈得最多的是三种封装形态：2D 并排、2.5D 硅中介层和 3D 堆叠。三者没有绝对优劣，取舍点集中在通道数量、散热路径、基板成本和可测试性上。我一般会先按目标交换机带宽去倒推需要的通道数，再决定走哪条路。

2D 并排是目前很多组件评估板会先走的路，因为它不用一开始就碰中介层工艺，光引擎和 ASIC 可以分开测试，故障定位直观。缺点是一旦通道数超过 32 或 64，基板面积会被被动拉大，机械尺寸和成本都失控。2.5D 硅中介层把光引擎倒装在中介层上，布线节距可以做到微米级，适合大批量光通道并行，代价是中介层本身的成本和热膨胀控制。

3D 堆叠听起来最性感，但它把激光器、硅光芯片和交换 ASIC 的热耦合叠加在一起。光引擎贴近 ASIC，激光器的结温很难压住，反而容易成为系统瓶颈。我的建议是如果团队没有成熟的 2.5D 封装经验，先别碰 3D，选 2.5D 或 2D 并排把数据链路跑通，再逐步往堆叠走。

3.2 光引擎关键参数：插损、回损、功耗、带宽密度

光引擎选型最忌讳只看“支持多少 Gbps”，要从系统链路反推光参数的边界。通道插损决定了发射功率和接收灵敏度的余量分配；回损影响激光器噪声；功耗影响散热设计；带宽密度影响封装尺寸和通道上限。下面这张表可以作为选型初筛时的记录格式。

插损是链路预算里的大头，每一项损耗都要拆开：光纤到波导的耦合、调制器插损、波导传输损耗、模式转换损耗。回损在可插拔时代容易被忽视，因为模块内本来就有隔离器；CPO 里如果光引擎不含隔离器，反射问题会直接反馈到 DFB 激光器，产生相对强度噪声。偏振相关损耗对硅光尤其关键，传输光纤到芯片的偏振态不固定，PDL 过大会导致接收功率大幅波动。

带宽密度是我个人最看重的一项。可插拔模块占的是面板面积，CPO 占的是封装边缘面积，单位边缘长度内能塞进多少路光通道，直接决定了 51.2T 方案能不能在一个封装里实现。这个指标一般由光引擎的通道节距和倒装焊工艺决定，也是供应商之间拉开差异的地方。把这些参数整理成表，后面做链路预算才不是拍脑袋。

3.3 用一张链路预算表判断方案是否可行：可抄作业的计算脚本

拿到光引擎 datasheet 后，建议先别急着谈合作协议，用三分钟时间做一个链路功率预算，把“能不能做”这个问题量化。下面这段计算脚本是通用的，任何方案都可以套用。

def calc_link_budget(tx_power_dBm, il_connector_dB, il_waveguide_dB, il_coupler_dB, rx_sensitivity_dBm): total_loss_db = il_connector_dB + il_waveguide_dB + il_coupler_dB rx_power_dBm = tx_power_dBm - total_loss_db margin_db = rx_power_dBm - rx_sensitivity_dBm return rx_power_dBm, total_loss_db, margin_db # 以某组参考值代入，参数来自光引擎 datasheet 或仿真结果 rx_power, loss, margin = calc_link_budget( tx_power_dBm=4.0, # 发射端入波导光功率 il_connector_dB=1.0, # 外部连接器及熔接损耗 il_waveguide_dB=3.5, # 片上波导与调制器损耗 il_coupler_dB=1.5, # 光纤到芯片耦合损耗 rx_sensitivity_dBm=-10.0 # 接收端不同调制格式下的灵敏度 ) print(f"接收功率: {rx_power:.2f} dBm, 总损耗: {loss:.2f} dB, 余量: {margin:.2f} dB")

脚本逻辑很简单：用发射光功率减去所有固定损耗，得到接收端光功率，再减去接收灵敏度，得到链路余量。发射功率要从光引擎输出耦合之后的位置算，不能拿激光器入纤前的值来充数。连接器损耗不只算一个，要按实际链路里有多少个活动连接点累加。波导损耗需要供应商给分段的仿真值，不要只看总损耗，因为耦合器在不同温度下表现差异很大。

提示：链路预算最怕只看常温典型值。按最差温度、激光器老化、光纤弯曲等多留 3dB 以上余量，否则量产阶段早晚会翻车。

上面的计算输出是：接收功率约 -2.0dBm，总损耗约 6.0dB，余量约 8dB。这个余量对 112G 每通道等级的信号是合格的。如果某项损耗取值更差，余量掉到 3dB 以下，就要重新评估光引擎选型或增加发射功率。这个脚本可以保存在本地，后续替换参数即可快速判断供应商方案的底线。

4. 把 CPO 做成产品的关键路径：设计、验证、制造与测试

4.1 从参考设计到耦合工艺的五个步骤

第一次做 CPO 的团队最容易一上来就谈封装选型，这是本末倒置。正确顺序是先定义系统链路，再选光引擎，然后才是封装协同设计。我一般按五步走：定义链路、选组件、协同设计、耦合封装、小批量验证。每一步都有明确的输入输出，卡住任何一步都不要往后走。

第一步定义链路：明确通道速率、调制格式、光口类型、FEC 能力。CPO 的优势在短距离互连，所以要把期望的最远传输距离写清楚，一般从几百米到 2 公里不等。第二步选光引擎：硅光和 InP 各有长短，硅光适合集成度高、通道数多的场景，InP 在某些芯片上的插损和线宽更有优势，但集成能力弱。还要确认是集成激光器还是外置 CW 激光器，这直接决定散热方案。

第三步做封装协同设计：把 ASIC 的凸点分布、光引擎的焊盘位置、基板叠层和散热路径放到同一个设计空间里看。ASIC 和光引擎的热膨胀系数不同，回流焊时的翘曲差异会导致对准偏移，这一步一定要让仿真工程师和封测工程师一起评审。第四步是有源对准耦合：6 自由度平台把光纤阵列和硅光芯片调到最优位置，光功率最大时做 UV 胶预固化。对准精度要求亚微米级，这不是普通贴片机能做的。

第五步是小批量验证：封装完不是马上整机测试，先做单通道光功率、插损、回损和眼图的扫描，筛掉耦合偏移的坏片再进系统联调。很多团队为了追进度跳过这一步，结果整机测试时一堆问题无法定位。这五步走完，CPO 样机才算有一个可追溯的健康基线。

4.2 仿真验证流程与参数设置

CPO 的最大风险是电、光、热三场耦合在一起，任何一场算得不准，后面都会在测试阶段集中暴雷。我通常会在设计定稿前并行做三组仿真：信号完整性仿真看驱动器到光引擎之间的电通道；光学容差仿真看耦合偏移容忍度；热仿真看 ASIC 和激光器的温度分布。

信号完整性仿真里，差分阻抗一般按 100Ω 差分管，保证从 ASIC 到光引擎驱动器的阻抗连续。特别注意过孔残桩和换层处，残桩一长回损就崩，这是新手经常踩坑的地方。光学容差仿真最好给出插损随 X/Y 偏移的曲线，这样耦合设备的公差要求就有依据，不会为了追一个完全不可能的对准精度去采购昂贵的设备。

热仿真的环境温度要覆盖数据中心的最差工况，我习惯按 25 度、55 度、70 度三挡做。激光器波长随温度漂移，温升会改变耦合效率，链路余量会缩水。仿真结果里不仅要看结温绝对值，还要看 ASIC 与光引擎之间的温度梯度。梯度大会造成基板局部应力，长时间工作后光纤阵列位置可能偏移，这是可靠性问题的根源，必须提前用均热板和低应力材料压住。

4.3 量产测试项怎么定

从样机到量产，CPO 的测试策略和可插拔模块有本质区别：可插拔模块可以在最终阶段完整测试，CPO 光引擎一旦和 ASIC 封装在一起，就不能单独拆下来测。所以测试策略必须分层，最关键的是在封装前的裸片阶段做 Known Good Die 筛选，把坏片提前挑出来，避免用昂贵的 ASIC 去陪跑。

光引擎裸片阶段主要测 DC 参数、光功率、波长、回损和低速率功能。封装完成后测高速指标：误码率、眼图、通道间串扰、灵敏度。产线测试顺序要固定：先光学后高频，先常温后抽检高温。不要一上来就插高速误码仪，光学指标不过的话后面全是无效数据。

还有一个容易被低估的事：光纤端面清洁。CPO 耦合完成后一般不轻易拆光纤，但测试中反复插拔会造成端面污染，污染会让回损和插损同时变差，而且误码率时好时坏。产线一定要在测试工位配端面检测仪和清洁工具，把“查污染”当成第一排查动作，别让测试环境背了产品设计的锅。

5. CPO 落地中常见的四类翻车现场与排查方法

5.1 链路余量计算忽略温度漂移，导致高温批量告警

现象：样机常温跑误码率全过，做高温老化时出现大量误码，光功率衰减比预期快。团队一开始怀疑光引擎坏了，但更换后问题依旧。

原因：链路预算只按常温典型值算，没有把激光器波长随温度漂移和耦合效率下降计进去。温度升高后，DFB 激光器波长漂移，硅光波导的耦合失配加剧，接收灵敏度也随之变差，余量被吃掉一大半。

解决：把链路预算的最差温度条件改成失效边界来算，高温和低温各留 3dB 以上余量。同时在做高温测试时不要只看误码率，把每个通道的接收光功率记录下来，画成功率-温度曲线。如果曲线斜率和仿真不一致，说明封装应力或激光器参数有额外问题，要尽早暴露。

5.2 激光器与交换芯片抢散热，光功率抖动

现象：系统联调时观察到光功率低频抖动，误码率时好时坏，每几个分钟跳一次。用示波器看光眼图，眼高在轻微开放和收紧之间切换。

原因：ASIC 的功耗波动通过基板传导到激光器附近，激光器结温跟着波动，导致波长和输出功率同步抖动。外置 TEC 的响应速度跟不上这种秒级温度变化，又不能为了稳温把 ASIC 的散热路径完全隔断。

解决：优先调整布局，在激光器区域做局部均热，让温度变化率降下来。其次在光引擎里增加监控光电二极管，用反馈去实时补偿偏流，眼睛看不出来的低频抖动也能被环路压住。如果波动仍然太大，就改成外置 CW 激光器方案，让光源离开热耦合区，代价是多一个外部光学连接，但温漂问题会好处理很多。

5.3 基板翘曲让耦合良率崩盘

现象：回流焊后不同通道插损离散度很大，部分通道插损比设计目标高 3dB 以上。用显微镜看耦合位置，发现光纤阵列和硅光芯片之间有明显间隙，疑似对准偏移。

原因：ASIC 和光引擎基板的 CTE 不匹配，回流焊过程中产生翘曲；固化胶在应力释放时把光纤阵列拉偏。问题在耦合阶段就已经存在，但良率统计时被相邻通道的平均值掩盖了。

解决：封装前用基板翘曲测量仪筛选来料，把翘曲超标的基板提前淘汰。耦合对准完成后，在预固化之前增加一次共面度复测，用光功率和机械影像双重确认。固化胶选低应力、低收缩率的 UV 胶，固化曲线做梯度升温，避免一次性高能量固话瞬间产生应力。

5.4 标准没锁定，私有接口后期被绑定

现象：两款光引擎供应商都能提供相近的插损和功耗指标，实际替换时发现控制接口不同、机械接口不同，甚至光口定义都不同，需要额外做转接板才能切换，成本极高。

原因：CPO 的标准还在演进中，光引擎与驱动器的接口、外置光源形态、连接器定义都没有完全统一。过早选型并线性走下去，等于自己把互换性砍掉。

解决：选型时把运营商的替换诉求提前放进设计评审，优先选择兼容规范草案的接口。在电路上预留控制接口冗余，软件做抽象层，把光引擎厂商的私有协议隔离在一个驱动层后面。这样后续换供应商不必改主板，只改固件就能接新引擎。CPO 本来就贵，别在早期让自己彻底锁死。

6. 进阶验证：没有专用机台时，怎么用手头设备评估 CPO 光引擎健康度

CPO 样机阶段不一定有整套交换机平台，常见情况是手里只有光引擎评估板和误码仪。别急着等专用测试机，用现有设备就能把健康度摸清楚，关键是测灵敏度曲线，而不是只看一个常温误码率“通过”。

搭链路时，误码仪输出差分信号送到光引擎驱动板，光引擎输出经过光衰减器后回到光接收器件或示波器。先设置 PRBS31，速率贴近目标通道速率，确认基线误码率小于 1e-12。然后逐步增加衰减，记录误码率从 1e-12 恶化到 1e-6 时对应的衰减值，这个差值就是灵敏度余量。同时要把激光器偏流和温度记录下来，因为偏流变了但波长没变，说明温度路径有异常。

以前我做一次耦合位置调整后，误码率勉强压线通过，但灵敏度余量丢掉了近 2dB，批量时全部暴露出来。CPO 的很多问题看起来像玄学，实际是对测量条件不够敏感。后来我把每次测试的电域均衡参数、温度、衰减值、偏流全记在表格里，再画成曲线，问题就自己现形了——那次之后，我不再为“时好时坏”的误码率浪费整个周末。这个方法换成任何光引擎都适用，希望帮到你。

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