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简介：《AltiumDesigner电路设计入门教程.pdf》面向零基础或初学PCB设计的电学、嵌入式方向学生及实训人员，围绕从原理图到PCB成品的完整流程组织内容，帮助读者建立规范的板级设计入门路径。资源包仅含1个PDF文件，约23.69MB，以图文教程形式呈现，便于离线查阅和按章节学习。教程覆盖应用电子技术实训教学大纲、印制电路板设计流程、原理图绘制与元件库建立、PCB元器件封装创建、PCB布局布线规则及综合实训项目等模块，并补充PCB基础知识、布局原则与布线技巧。讲解侧重具体步骤、操作要求和关键概念，适合配合Altium Designer动手练习，也可作为课程实训与自学查漏的参考。读者可据此理解设计流程各环节的衔接关系，减少入门阶段的盲目试错。目前已有3759人学习，说明其在入门群体中具有一定参考价值。

1. 从一块焊完不亮的板子说起：这套实训方案到底解决什么

带过几轮电子实训之后，我发现学生第一次打开 Altium Designer 时最常问的不是“这个按钮在哪”，而是“我到底该先干哪一步”。一份 Altium Designer 电路设计入门教程如果照着菜单顺序讲功能，学完照样画不出一块能打样的板子。PCB 设计制作真正的门槛不在软件操作，而在于阶段之间那些没人明说的交接条件——封装什么时候定死、编译报错到什么程度算过关、布线规则该在布局前还是布局后设。这套方案把整条链路拆成原理图、元件库、封装、布局布线、自制板与雕刻机、抄板反推七个阶段，每个阶段给出输入、交付物和判定门槛，配十一项实训任务和一套可直接复用的电路模块库。适合电子、自动化、嵌入式方向做课程设计和实训周的学生，也适合要带新人上手硬件的工程师当培训大纲。

2. 总体流程与课时安排：七阶段流水线与制板路线选型

流程先于软件。同一套 Altium Designer 10，有人三天画出一块能用的板，有人两周还在改封装，差别通常不在手速，而在于动手前有没有把阶段边界划清楚。这套方案的做法是把整条链路拆成七个阶段，每个阶段规定输入、交付物和过关门槛，前一阶段没过门槛就不进入下一阶段。听着像是给自己加流程负担，实际是把返工从最后一周提前到了当天，血泪经验往往就是这么攒出来的。

2.1 七阶段流水线：每个阶段交什么、什么算过关

阶段划分的依据是“交付物能不能被下一个阶段直接消费”，而不是软件里的菜单顺序。原理图交付的是网络表，所以判定门槛必须落到封装完整性上；PCB 交付的是加工文件，所以门槛必须落到设计规则检查和层对是否齐全。下面这张表是我一般会直接印给学生的版本。

第 1 阶段最容易被跳过，也是后面一切问题的源头。工程文件、原理图文件、PCB 文件、自建库、输出文件如果散落在桌面和下载目录里，换一台机器打开就会丢库、丢封装，编译出来的网表看着正常，导入 PCB 时元件却是一个个孤立的绿方块。第 3 阶段的门槛我卡得比多数人严：Warning 不要求清零，但每一条都要能说出“为什么它可以留着”，比如某些芯片的电源引脚被隐藏、某些测试点故意不接网络。做不到这一条，说明原理图不是自己画的。

第 5、6 阶段之间有个反复来回的过程：布局时发现某条线实在拉不通，要回去调封装；布线时发现某个网络规则没设，要回去改规则优先级。这一步通常的做法是允许小步回退，但不允许跨阶段大改。板子布到一半发现原理图少了个上拉电阻，正确动作是回原理图加、重新编译、用 Update PCB 把变更同步过去，而不是在 PCB 里直接拉一根线糊上去——后者在答辩时是最容易被问穿的地方。

2.2 学时分配与考核权重：把课时压到能做完的量

十一项实训任务如果平均分配课时，一定做不完。我的排法是“设计与制板给足，纯演示环节压缩”。下面以 64 学时（每周 4 学时、16 周）为例，具体数字可按实际周数等比缩放。

考核权重跟学时不是一回事，权重看的是“这块能力值不值得单独打分”。我用的分配是：原理图 10%、PCB 设计与规则 15%、制板工艺 10%、规范与安全 5%、成品功能 25%、焊接与装配 15%、汇报答辩 20%。成品功能占大头是有意的——板子能不能跑，是唯一没法临时补救的指标，学生知道这一点，前面的步骤就不敢糊弄。规范与安全那 5% 看着少，实际上是给“目录命名、工位整理、烙铁归位”这类习惯留的位置，扣起来很疼。

2.3 制板路线选型：五种自制方法与雕刻机的适用边界

教程里列了描绘法、感光板法、热转印法、丝网印法、感光干膜法五条自制路线，外加雕刻机。选哪条不是看哪个高级，是看线宽需求、批量、设备条件三件事的交叉点。下面这张对比表里的数值是实训条件下的常见区间，实际以耗材和设备说明书为准。

教学上我一般这样排：先用描绘法做一块单面板，让学生理解“线路就是铜箔留下来的部分”；再用热转印做双面板，体会打样和过孔；最后用雕刻机做一块，把 Gerber 和加工文件的关系讲透。感光法和丝网印作为选修或演示，因为它们对暗室、曝光时间、网版制作的依赖度高，全班一起做容易翻车。

2.4 工程目录与命名约定：别让路径成为黑匣子

在动手画第一根线之前，目录结构就要定死。Altium Designer 的库引用、工程引用都写进工程文件里，路径一乱，换机器就找不到封装。我一般要求一个项目一个目录，原理图、PCB、库、输出全部在同级，绝不放在桌面或下载目录。

# 一个工程一个目录，全部用英文大写加下划线，路径不带中文和空格 PROJ_TWO_STAGE_AMP/ ├── TWO_STAGE_AMP.PrjPCB # 工程文件，库引用写相对路径 ├── SCH/ │ ├── TWO_STAGE_AMP.SchDoc # 顶层原理图 │ └── POWER.SchDoc # 子图，用端口（Port）与顶层连接 ├── PCB/ │ └── TWO_STAGE_AMP.PcbDoc ├── LIB/ │ ├── MY_SCHLIB.SchLib # 自建符号库 │ └── MY_PCBLIB.PcbLib # 自建封装库 └── OUT/ ├── GERBER/ # Gerber 与钻孔文件 ├── BOM/ # 物料清单 └── DRC/ # 设计规则检查报告

命名规则是“项目代号_板名_版本”，版本用 V1、V2 而不是“最终版”“最终版2”。这三条约定看着琐碎，但它决定了两件事：一是打包发给老师或同事时能不能直接打开，二是三个月后自己还认不认得哪个文件是最新的。中文路径和空格路径在部分版本里会让库加载失败，这类玄学问题排查起来极其耗时，从源头避开最省事。

3. 原理图与元器件库：从符号到封装映射的落地实现

原理图阶段最典型的错觉是“图画完了就等于画对了”。图面漂亮但封装字段空着，编译也能过，导入 PCB 时才暴露问题。这一章按操作序列、自建库规范、封装尺寸计算、编译排错四块展开，顺序就是实际动手的顺序。

3.1 两级放大电路的操作序列：十步走完一张图

教程用一个两级放大电路做入门案例，元件不多，但覆盖了建工程、装库、放元件、改属性、连线、编译全套动作。下面是我整理的操作序列表，照着走一遍基本就摸清了软件的脾气。

第 9 步值得单独说。连线时按住左键拖拽是新手最常犯的动作，结果是导线没有吸附到引脚端点，图上看着连上了，实际网络没有建立，编译报浮空网络。正确做法是点一下起点、移动、再点一下终点，让软件自己找电气热点。第 8 步的 Footprint 字段是原理图和 PCB 之间唯一的桥，空着就等着导入 PCB 时收一堆绿方块。

3.2 自建原理图库：命名、引脚电气类型与位号前缀

系统库覆盖不到所有器件，自建库是必修。新建 SchLib 之后，第一件事不是画图形，而是定规范。元件名用“型号_封装”的形式，比如S8050_SOT-23，这样在原理图里搜索时能直接看出封装；位号前缀按类别给（电阻 R、电容 C、晶体管 Q、连接器 J、芯片 U），前缀错了，后面整理 BOM 会很难受。

引脚的电气类型决定了编译时的检查强度。电源引脚设成 Power Input，输出引脚设成 Output，普通无源引脚设 Passive。类型设错会带来两种极端：全设 Passive，编译什么错都不报，等于关掉了检查；把不该设成 Output 的引脚设成 Output，两个输出脚接在一起立刻报冲突。我一般只对电源脚和明确的输出脚做类型标注，其余保持 Passive，够用且不容易误报。

还有一个细节：隐藏电源引脚。不少逻辑芯片的 VCC 和 GND 是隐藏的，靠元件属性里的“Add as a separate part”或者隐藏引脚映射到 VCC、GND 网络。这在单页图里没问题，多页图里如果每个子图都隐藏电源脚，很容易出现某个子图的电源网络没有驱动源。教程里没展开的部分，我的做法是隐藏引脚只在电源页统一处理，其余子图显式画出电源符号。

3.3 封装库绘制：用公式把焊盘尺寸算出来

封装是整套方案里最不能凭感觉的环节。焊盘小了焊不上，大了连锡，间距不够制板厂做不出来。教科书上给的是一堆表格，实际用起来记不住，我一般让学生用一个能算的公式，把引脚宽度、引脚长度、引脚间距三个输入代进去，先得到一组候选值，再对照手册微调。

def pad_geometry(pin_w, pin_l, pitch, density="B"): """ pin_w 引脚宽度，mm pin_l 引脚伸出塑封体的长度，mm pitch 相邻引脚中心距，mm density 密度等级：A 最松、B 通用、C 最紧 返回 (焊盘宽, 焊盘长, 相邻焊盘边缘间隙) """ k = {"A": 0.55, "B": 0.35, "C": 0.25}[density] toe = 0.25 * pin_l + k # 趾部余量：焊盘超出引脚外侧的部分 heel = 0.30 * pin_w + k # 跟部余量：焊盘伸向塑封体一侧的部分 pad_w = pin_w + 0.10 # 焊盘宽度只比引脚宽 0.1mm，细间距时优先保间隙 pad_l = pin_l + toe + heel # 焊盘总长 = 引脚长 + 两端余量 gap = pitch - pad_w # 相邻焊盘边缘间隙，必须大于制板工艺下限 return round(pad_w, 2), round(pad_l, 2), round(gap, 2) print(pad_geometry(0.4, 1.0, 0.8, "B")) # (0.5, 2.07, 0.3) # gap = 0.3mm：热转印勉强可做，感光法与雕刻机更稳

这段代码的价值不在于精度多高，而在于把“焊盘该多大”变成一个可以讨论的数字。函数返回的间隙如果小于当前制板工艺的下限（热转印按 0.3 mm 卡、感光法按 0.2 mm 卡），就必须回头改密度等级或者缩焊盘宽度，而不是画完再说。实际画封装时，除了焊盘还有几件事要一次做对：1 脚用方形焊盘或丝印缺口标出来；器件原点是 REF 放在 1 脚附近，方便布局时对齐；丝印外框离焊盘至少留 0.15 mm，别压到焊盘上；有极性的器件在丝印上标出正负极方向。封装库做完，最好打印一张 1:1 的纸样，把实物放上去比一比，这一步花两分钟，能省掉一次打样。

3.4 编译与电气检查：把报错分成三类处理

编译之后 Messages 面板会刷出一堆提示，全看完很耗时，全忽略更危险。我的处理方式是按性质分三类。第一类是断网类，比如浮空网络标号、网络只有单一引脚，这类必须改，它意味着电路在物理上就是断的。第二类是驱动类，比如某网络没有驱动源，通常是电源符号漏放或者引脚电气类型设错，需要看具体网络再判断。第三类是重复类，比如同一网络被命名两次，多半是复制粘贴时没改标号，这种错误最隐蔽——图上两个不相干的节点被短接在一起，编译只报一行重复网络名，不仔细看就放过去了。

重复网络名这一类，我一般会打开 Navigator 面板按网络名逐个点一遍，看每个网络的引脚数对不对。两级放大电路里如果有两个节点莫名连在一起，多半就是这里出的问题。宁可多花十分钟核对网络，也别等到 PCB 布完线再回头找。

4. PCB 设计与设计规则：布局、布线与 DRC 的参数化落地

从原理图到 PCB，中间隔着一层“规则”。规则没设，画出来的板子能不能做全凭运气；规则设得太严，DRC 报几百条，人会麻。这一章讲板框、布局、布线规则、输出四件事，都是可以直接抄参数的部分。

4.1 板框、层叠与安装孔：先定机械边界再放器件

板框要在放器件之前画完。用 Mechanical 层或 Keep-Out 层画一个闭合矩形，尺寸等于所有器件外廓的并集再加 3~5 mm 边距；有接插件伸出板边的地方单独让位，别让接口被外壳挡住。安装孔位置按结构件来，孔径比螺丝大 0.2~0.3 mm，孔周围留出禁布区，避免螺丝头压到走线。

双层板是这套实训的主线，层叠简单：Top Layer 走信号和器件，Bottom Layer 走信号和铺铜，Mechanical 层放板框和尺寸标注，Top/Bottom Overlay 放丝印，Multi-Layer 放通孔焊盘和过孔。教程里把这一节放在 PCB 设计开头是有道理的——层没搞明白，后面画出来的东西自己都看不懂。

4.2 布局原则的量化执行：别停在“先大后小”

布局原则谁都会背：先大后小、先接口后内部、先模拟后数字。问题是“先”到什么程度、“远”是多远。我的做法是把每条原则翻译成一个可检查的动作：主控芯片放在板子中部偏一侧，给走线留出两个方向的通道；接插件贴板边，位置和外壳开孔对齐；晶振紧贴 MCU 的时钟脚，下方不走任何信号线，负载电容的地直接回到芯片地；每个电源引脚旁边的去耦电容，走线长度控制在 2 mm 以内，宁可绕一下也要先过电容再进芯片；发热器件靠板边或大面积铺铜，远离温度传感器。

布局做完，我会用一张检查表过一遍：所有器件是否在板框内、接口是否对得上结构件、极性器件方向是否一致、丝印是否互相重叠、每个电源脚附近是否有去耦电容、晶振和复位电路是否远离高频区域。这张表不通过就不进布线，因为布线阶段再调布局，等于前功尽弃。

4.3 布线规则参数表与规则导入

规则要在布线之前设，不是 DRC 报错之后补。Altium Designer 10 的规则在 Design > Rules 里，按类别建，优先级从特殊到一般。下面这套参数是常规双层板打样厂的通用值，可以直接拿来当起点。

规则设完可以导出成文件，下一个项目直接导入，不用重设。这一步在批量做板的课程里特别省事：老师把.RUL文件发下去，全班规则一致，DRC 结果才有可比性。优先级要特别注意，比如给某个电源网络单独建一条宽线规则，它的优先级必须高于全局的普通信号线规则，否则不生效。规则冲突时 DRC 只会按优先级最高的那条判，搞不清顺序就会误以为规则没起作用。

4.4 DRC 报告、BOM 与制板文件导出

布线完成后跑 Tools > Design Rule Check，报告里重点看三类：间距违规、未布线网络、丝印压焊盘。间距违规要区分是真违规还是规则作用域设错，比如两个焊盘本来就该靠得近，是封装本身决定的，这种情况改规则而不是改板子。未布线网络是硬伤，一条都不能留。

输出环节按下面的顺序做，缺一样都可能被制板厂退回来：Gerber 文件（RS-274-X 格式，包含顶层、底层、丝印、阻焊、钻孔图）、NC Drill 钻孔文件（确认单位与格式，孔径表要和封装对上）、BOM 清单、贴片坐标文件（有贴片需求时）。BOM 从软件导出后一定要手工清洗一遍，下面是清洗后的样子。

Comment,Designator,Footprint,Quantity,Note 100nF,"C1 C2 C3 C4",C0603,4,电源去耦 10uF,"C5 C6",C0805,2,电源入口储能 1k,"R1 R2",R0603,2,基极偏置 S8050,"Q1 Q2",SOT-23,2,通用 NPN

Comment 写参数值，Designator 把同规格的位号合并，Footprint 必须和封装库一致，Quantity 是实际焊接数量。清洗时最常见的错误是位号合并后数量没改，或者封装字段里还留着库里的默认名。这份表交给采购或者仓库之前，最好拿实物对照数一遍。

5. 避坑与常见问题排查：三段流程里最容易翻车的九个点

下面这些坑，几乎每一届都会有人踩。写出来不是为了吓人，是让排查有个顺序：先看现象，再想原因，最后动手改，别一上来就重装软件。

5.1 原理图与库阶段的三类事故

现象：原理图编译通过，Update PCB 之后 PCB 里少了几个元件，或者元件显示成没有封装的绿方块。原因：元件的 Footprint 字段为空，或者封装库没有装进当前工程，软件找不到对应封装就直接跳过。解决：回到原理图逐个双击元件看 Footprint 一栏，空的补上；再检查 Design > Add/Remove Library 里有没有把自建封装库加进来，路径是否指向工程目录内。

现象：DRC 报某两个网络短路，但原理图上这两个节点明明隔得很远。原因：复制粘贴元件时网络标号没改，两个不同节点被同一个标号命名，电气上被短接。解决：打开 Navigator 面板按网络名逐个点，看每个网络的引脚数量，数量异常的立刻回原理图改标号，改完重新编译再同步 PCB。

现象：昨天还能打开的工程，今天提示库文件找不到，元件全变问号。原因：库是以绝对路径加进工程的，工程被拷贝到别的机器或者文件夹改名之后路径失效。解决：把自建库拷进工程目录，重新以相对路径添加，整个工程目录打包后再转移。这条我吃过一次亏之后，所有工程都强制走“库跟着工程走”的规矩。

5.2 PCB 设计阶段的四类事故

现象：板子打样回来，某些焊盘被绿油盖住，焊不上锡。原因：丝印层或阻焊层上多画了线，压住了焊盘开窗；或者过孔没有设置开窗，被阻焊盖死。解决：在 3D 视图或者阻焊层单独显示模式下检查，把所有压焊盘的丝印移开，过孔按需要设置盖油或开窗。

现象：DRC 报几十条间距错误，逐条看下来觉得都不该报。原因：规则作用域设得太宽，全局规则套到了本来就紧凑的封装内部，或者规则优先级顺序错了。解决：给特定网络、特定器件类单独建规则并提高优先级，全局规则只作为兜底，不要指望一条规则管全部。

现象：铺铜之后 DRC 报短路，或者铺铜连到了不该连的网络。原因：铺铜时网络选错，或者孤岛没有移除，碎铜搭到了相邻网络。解决：铺铜属性里确认网络名，勾选移除死铜，铺完用高亮工具逐个网络检查一遍。

现象：板子焊好之后单片机不跑，换芯片、换晶振都没用。原因：晶振下方走了信号线，或者负载电容的地回流路径太远，时钟电路被干扰。解决：晶振区域下方清空不走线，负载电容紧贴晶振并就近接地，复位电路远离时钟区域。

5.3 制板与装配阶段的两类事故

现象：热转印揭纸时线条断断续续，或者整片碳粉留在纸上。原因：铜面有氧化层或油污、转印温度不够、压力不均，或者没等板子完全冷却就揭纸。解决：铜面先用细砂纸打磨再擦酒精，转印机温度按耗材说明设到 150~160℃、反复过 3~5 遍，取出后自然冷却到室温再揭纸。

现象：感光法显影时细线整片脱落，粗线还在。原因：曝光不足导致感光胶没完全固化，或者显影液浓度偏高、时间偏长。解决：先做一条曝光阶梯测试条，确定本批板材的最佳曝光时间，显影液按说明书配比并计时，宁可欠显影一点再补，也别一次泡过头。

6. 验收与答辩：怎么证明这块板是你自己画的

验收现场最常见的场面是：板子能亮，但一问布局为什么这么放就答不上来。我的验收表不看板子漂不漂亮，只看能不能自证。下面这张表可以直接拿去用，每一项都有可操作的判定方法。

答辩环节我只问三类问题。第一类问取舍：这个电容为什么放这里、这条线为什么加宽、这个过孔为什么打在焊盘旁边。答得出来说明是自己画的，答不出来说明是照抄的。第二类问故障：如果板子不亮，你按什么顺序排查。第三类问反推：拿一块别人的板子，说出上面有哪几个功能模块、大概怎么分区。第三类最能看出功底，也是抄板实训真正想训练的能力。

我一般还会要求学生准备三样东西：原理图 PDF、PCB 的 3D 视图或实物照片、DRC 报告和 BOM。三样东西放在一起讲，逻辑自然就出来了——从需求到图纸，从图纸到板子，从板子到可复现的数据。答辩时间控制在八分钟以内，超过这个长度基本是在念软件操作步骤。

从那以后我每次带实训，都强制让学生在布第一根线之前把规则表打印出来贴在工位上，验收时对着表逐项打勾。这个习惯不玄学，就是把“我觉得没问题”换成“我检查过”。希望帮到你。

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