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简介：面向具备一定FPGA开发经验、希望攻克高速ADC采集链路的工程师，这份资料聚焦Vivado平台下AD9680的Verilog测试程序实现，围绕1G采样率、Lane4的JESD204B接收场景，拆解寄存器初始化配置、PLL时钟生成与JESD204B接收状态机三大模块，并附时钟相位对齐、SPI配置时序、链路同步等调试经验与常见问题处理思路，帮助读者理解高速数据采集系统的搭建要点。资源包共1个文件，为PDF文档，约111KB，内容以代码片段与要点讲解为主，便于对照工程实践查阅。目前已有135人学习，适合需要快速上手AD9680配置与JESD204B链路调试的开发者参考，也可作为项目开发中的排错与优化辅助材料。

1. 1G 采样率四 Lane 链路：这套 AD9680 测试工程到底能省你多少事

手里有一块带 AD9680 的采集板，Vivado 也装好了，真正卡住人的往往不是写代码，而是上电之后链路死活不同步、ILA 抓出来全是乱码、SPI 回读值和手册对不上。这套基于 Vivado 的 AD9680 测试工程就是冲着这些场景来的：Verilog 实现，覆盖 AD9680 寄存器配置、时钟树生成、JESD204B 四 Lane 接收三条主线，目标工况是 1G 采样率、Lane4、线速率 5Gbps 量级。它适合已经能跑通基本 FPGA 工程、但第一次把高速 ADC 和 JESD204B 往一起接的工程师，也适合熟手拿来当对照基线——把你自己的配置逐项比一遍，往往比从头查手册快。下面按“资源里有什么 → 怎么落地 → 哪里会翻车”的顺序拆。

2. 配置链路先立住：SPI 写 AD9680 寄存器的顺序与回读校验

高速 ADC 调试里，配置错一个 bit，后面所有现象都是假的。AD9680 的寄存器通过 SPI 写入，工程里用状态机逐条发送“地址 + 数据”，而不是依赖厂商 IP 一把梭。原因很实际：AD9680 的 SPI 对片选建立时间、时钟空闲电平有要求，IP 核在低速下反而容易在片选边沿上出问题，手写状态机你能精确控制每一个时钟沿。

2.1 上电延迟与 SPI 时序基线

第一件事不是发配置，是等。AD9680 上电后内部基准和 PLL 需要稳定时间，工程里用一个上电延迟计数器顶住，常见做法是等 500us 以上再拉低片选。SPI 时钟建议压在 25MHz 以内，空闲电平为低，数据在时钟上升沿被采样。下面这段是配置状态机的骨架，保留了地址/数据拼接和片选控制的关键逻辑：

// SPI 配置状态机骨架：25MHz 时钟域，先地址后数据，片选低有效 always @(posedge clk_25m or posedge rst) begin if (rst) begin spi_cs <= 1'b1; spi_state <= IDLE; pwr_cnt <= 0; end else begin case (spi_state) IDLE: begin // 上电延迟：计满约 500us 再开始配置 if (pwr_cnt < PWR_DLY_500US) pwr_cnt <= pwr_cnt + 1; else spi_state <= SEND_ADDR; end SEND_ADDR: begin spi_cs <= 1'b0; spi_din <= {1'b0, cfg_addr}; // bit7=0 表示写 spi_state <= SEND_DATA; end SEND_DATA: begin spi_din <= cfg_data; if (bit_cnt == 4'd15) spi_state <= CS_HIGH; end CS_HIGH: begin spi_cs <= 1'b1; // 片选拉高，单条配置结束 spi_state <= NEXT_REG; end endcase end end

这段代码里cfg_addr/cfg_data来自一张配置表，PWR_DLY_500US按 25MHz 折算成计数值。逻辑说明只有一句：每条寄存器配置都是“拉低片选 → 发 8 位地址 → 发 8 位数据 → 拉高片选”的完整事务，中间不插入其他操作。参数上要注意bit_cnt的位宽必须够 16 位传输，少一位就会把下一条配置的地址当数据发出去，现象是回读值整体错位。

2.2 关键寄存器：Lane 数、采样率模式与加扰开关

工程里真正决定链路形态的是几个寄存器。0x16 管 Lane 配置，bit5-3 控制 Lane 数量，四 Lane 对应写0000_0100这类值；0x14 管采样率模式，1G 采样率对应特定分频；JESD 相关的加扰位必须和接收端 IP 的 SCR 参数一致，否则链路能同步但数据全错。下面这张表是我按工程配置整理的对照，实际写之前一定拿手册核一遍位定义：

写完不是结束，回读校验才是。工程里对每条 JESD 相关寄存器做一次读回比对，不一致就置错误标志并停在配置阶段。这一步看着笨，但能把你从“链路不同步”这种大范围怀疑里直接拽到“某条寄存器没写进去”的具体问题上。

2.3 配置阶段的验证动作

配置完成后先别急着看 JESD，让 ADC 进测试模式输出递增码，在 FPGA 侧做连续递增检测：

// 测试模式下的连续递增检测，快速区分配置问题与时序问题 always @(posedge adc_clk) begin if (adc_data != prev_data + 1'b1) err_cnt <= err_cnt + 1'b1; prev_data <= adc_data; end

err_cnt稳定为 0，说明 SPI 配置和采样时钟基本对了，问题范围可以收缩到 JESD 接收侧；如果err_cnt疯涨，别碰 JESD，回头查配置表和时钟。这个分流动作能省掉大量无效调试。

3. 时钟树怎么搭：MMCM 出采样时钟与 JESD 参考时钟的相位约束

1G 采样率下，时钟偏差超过几十皮秒就会引发数据错位，所以时钟架构必须先于数据通路调通。工程里用 MMCM 同时产出 ADC 采样时钟和 JESD 收发器参考时钟，两者同源但用途不同，约束写法直接决定时序分析器给不给你报错。

3.1 MMCM 参数与输出规划

以 125MHz 输入为例，VCO 拉到 1GHz，再分频出 500MHz 级别的采样时钟和收发器参考时钟。参数不是拍脑袋：CLKFBOUT_MULT_F决定 VCO 频率，CLKOUTx_DIVIDE_F决定每路输出，VCO 要落在器件允许区间内，否则 MMCM 直接不锁。下面是一组可对照的配置：

// MMCM 输出规划：125MHz 输入 -> VCO 1GHz -> 采样时钟 + 参考时钟 mmcm_adv #( .CLKIN1_PERIOD (8.0), // 125MHz 输入 .CLKFBOUT_MULT_F (8.0), // VCO = 1GHz .CLKOUT0_DIVIDE_F(2.0), // 500MHz 采样时钟 .CLKOUT1_DIVIDE_F(4.0), // 250MHz 参考时钟 .DIVCLK_DIVIDE (1) ) mmcm_adc ( .clkout0 (adc_clk), .clkout1 (gt_refclk), .locked (mmcm_locked) );

mmcm_locked必须进复位逻辑：没锁之前所有下游模块保持复位，这是血泪经验，锁之前放数据出去，JESD 状态机会进入一个看似同步实则错位的假状态。

3.2 同源时钟的异步约束写法

采样时钟和参考时钟同源但频率不同，Vivado 默认会尝试分析它们之间的路径，结果是一堆虚假违例。工程里的做法是用set_clock_groups声明异步，再对 MMCM 输出到 JESD 参考时钟输入的路径单独加最大延迟约束：

# XDC：同源不同频时钟声明异步，避免虚假时序违例 set_clock_groups -asynchronous \ -group [get_clocks adc_clk] \ -group [get_clocks gt_refclk] # 参考时钟路径单独约束，数值按实际布线调整 set_max_delay -from [get_pins mmcm_adc/CLKOUT1] \ -to [get_pins jesd_rx_inst/refclk] 0.5

set_max_delay的 0.5ns 不是万能值，它约束的是这段路径的传播上限，实际要结合布线报告微调。漏掉这条约束的典型现象是：实现能过，上板后链路时好时坏，温度一变就失锁。

3.3 时钟质量的板上确认

约束过了不等于时钟干净。工程里在 MMCM 输出后挂 ILA，抓时钟沿附近的建立保持窗口，同时观察mmcm_locked是否在温度变化时抖动。采样率到 1GSPS 时，时钟偏差超过 50ps 就会引发数据错位，这个量级靠仿真看不出来，只能上板抓。我一般会把 ILA 触发条件设成locked下降沿，先确认时钟本身稳，再往下查数据。

4. JESD204B 接收：四 Lane 对齐、SYNC 时序与弹性缓冲

JESD204B 接收是整个工程里最容易让人怀疑人生的部分。IP 核能省掉 8B/10B 解码和字符对齐的底层工作，但参数配错、SYNC 时序没对上、缓冲深度不够，现象都是“链路不同步”，排查范围极大。这一章把工程里的参数设置和对齐状态机拆开讲。

4.1 IP 核参数与 ADC 端的一一对应

接收端 IP 的关键参数必须和 ADC 配置严格镜像：L=4 对应四 Lane，F=2 对应每帧 2 字节，M=2 对应转换器数，SCR=1 对应加扰使能，Line Rate 按 1G 采样率、四 Lane、10bit/8bit 编码折算到 5000Mbps 量级。任何一项对不上，链路要么不同步，要么同步后数据错位。工程里的例化骨架如下：

// JESD204B 接收 IP 例化：参数必须与 ADC 端配置逐项镜像 jesd204b_rx #( .NUM_LANES (4), .NUM_LINKS (1), .LANE_MAP ("(0,1,2,3)"), // 物理通道映射，按板级布线改 .SCRAMBLER_EN (1), // 必须等于 ADC 端加扰配置 .BUFFER_EN (1) // 弹性缓冲，吸收时钟域差异 ) jesd_rx_inst ( .sysref (sysref), .sync (sync_status), .rx_clk (rx_clk), .rx_data (rx_data), .rx_valid(rx_valid) );

LANE_MAP是最容易被忽略的一项：板级布线把哪条物理 Lane 接到哪个收发器通道，映射就得跟着改，改错的现象是部分 Lane 同步、部分 Lane 报错。BUFFER_EN建议常开，弹性缓冲吸收的是收发器恢复时钟和本地时钟之间的微小频差，关掉它短时间能跑，跑久了必丢数。

4.2 SYNC 跳变后的对齐状态机

SYNC 信号拉低意味着 ADC 请求重新同步，接收端必须在有限个多帧周期内完成字符对齐，否则进入持续性失锁。工程里用一个独立状态机处理这段窗口：

// SYNC 拉低后的对齐窗口：检测 K28.5 字符，超时则请求重训 always @(posedge rx_clk or posedge rst) begin if (rst) begin lane_align <= 1'b0; align_timer <= 0; end else if (!sync_status) begin lane_align <= 1'b0; // 复位对齐逻辑 align_timer <= 0; end else if (!lane_align) begin if (rx_data == K28_5) begin // 检测到对齐字符 lane_align <= 1'b1; end else if (align_timer > MF_TIMEOUT) begin retrain_req <= 1'b1; // 超时，请求重新同步 end else begin align_timer <= align_timer + 1'b1; end end end

MF_TIMEOUT按多帧周期折算，工程里留了余量。这段逻辑的关键在于：对齐失败不是死等，而是主动发重训请求。实测中rx_valid会有抖动，直接拿它当对齐判据会误触发，所以判据用字符匹配而不是有效信号。

4.3 数据落 FIFO 与异常抓取

对齐完成后数据经 AXIS 接口进 FIFO，I/Q 拼接后跨到处理时钟域。FIFO 深度是实打实的坑：突发流量下深度小于 2048 容易溢出，工程里按最大突发长度留了余量。抓异常样本时用 System ILA 直接触发，比在代码里埋计数器高效得多：

// AXIS FIFO：I/Q 拼接后跨时钟域，深度按突发长度留余量 axis_data_fifo_0 adc_fifo ( .s_axis_aresetn (rst_n), .s_axis_aclk (rx_clk), .s_axis_tvalid (rx_valid), .s_axis_tready (fifo_ready), .s_axis_tdata ({adc_q, adc_i}), .m_axis_aclk (processing_clk) );

fifo_ready反压回 IP 核时要注意时序，反压路径太长会导致 IP 内部缓冲溢出，现象是偶发丢帧。工程里把反压逻辑放在同一时钟域内做了一级寄存。

5. 避坑清单：链路失锁、SPI 抽风与温度相关的四类翻车

5.1 现象：链路能同步，跑几分钟后失锁

原因多半是收发器均衡没开或参数偏保守，环境温度一升，信道特性变化就超出固定均衡的补偿范围。解决是把自适应均衡打开，工程里通过收发器原语的RX_DFE_KL_CFG2一类参数启用，同时加自动重训机制：连续错误计数超阈值就重新发同步请求。这类问题仿真发现不了，只能上板跑长时间。

5.2 现象：SPI 回读值随机错位

原因通常是上电延迟不够或片选时序不满足建立时间，ADC 内部状态机还没准备好就收到时钟。解决是加大上电延迟计数器、确认 SPI 时钟空闲电平为低、每条事务之间留够片选高电平时间。回读校验必须做，别信“写进去就行”。

5.3 现象：时序分析报大量跨时钟违例

原因是采样时钟和参考时钟同源不同频，工具默认按同步路径分析。解决是按第 3 章写set_clock_groups -asynchronous，再对关键路径补set_max_delay。漏约束的后果不是编译失败，是上板后偶发错位，最难查。

5.4 现象：FIFO 偶发溢出丢帧

原因是 FIFO 深度按平均流量估的，没算突发。解决是按最大突发长度留余量，深度不低于 2048，同时检查反压路径是否跨了太多级逻辑。丢帧现象在频谱上表现为偶发杂散，容易被误判成 ADC 本身的问题。

6. 上板验证的收尾技巧：用 SYSREF 延迟扫描把最后一点抖动压下去

链路跑通不等于跑稳。工程里最后一步是 SYSREF 相对帧时钟的相位校准，这一步做不好，表现是长时间运行后偶发失锁，重启又正常，典型的玄学现象。做法是在顶层用 IDELAY 对 SYSREF 做延迟扫描，从 0 到 31 个 tap 逐档试，每档跑一段时间的误码统计，取误码最低的那一档。实测稳定区间常落在 12 到 18 个 tap 之间，但具体值跟板级布线强相关，不能照抄。

// SYSREF 延迟扫描：逐档调整 IDELAY，记录误码最低点 for (sysref_delay = 0; sysref_delay < 32; sysref_delay = sysref_delay + 1) begin idelay_ctrl(sysref, sysref_delay); run_ber_test(BER_WINDOW); // 每档跑固定窗口的误码统计 if (ber_cnt < best_ber) begin best_ber <= ber_cnt; best_delay <= sysref_delay; // 记录最优 tap 值 end end

这段扫描逻辑建议做成上电自校准，而不是每次手动跑。BER_WINDOW要够长，短窗口统计不出温度漂移带来的偶发错误。扫描完成后把best_delay锁进 IDELAY，再进正常采集流程。

验证顺序也有讲究：先确认 MMCM 锁定和时钟质量，再确认 SPI 回读全对，然后看测试模式递增码无误，最后才调 JESD 对齐和 SYSREF 相位。Lane 延迟补偿一定放在最后，时钟树没稳之前调它纯属浪费生命。我吃过一次亏，先调 Lane 对齐再回头改时钟约束，前面所有对齐参数全部作废重来。从那以后我每次上板都强制按这个顺序走一遍，一步不跳。希望这套工程和这些踩坑记录能帮到你，少掉几根头发。

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